JPH065626A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH065626A JPH065626A JP16321592A JP16321592A JPH065626A JP H065626 A JPH065626 A JP H065626A JP 16321592 A JP16321592 A JP 16321592A JP 16321592 A JP16321592 A JP 16321592A JP H065626 A JPH065626 A JP H065626A
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- Japan
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- amorphous silicon
- silicon layer
- electrode wiring
- resistance amorphous
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Abstract
(57)【要約】
【目的】薄膜トランジスタの動作部の段差における電極
配線の断線を防止する。 【構成】低抵抗アモルファスシリコン層２の上に形成し
た電極配線４及びフォトレジスト膜５をマスクとして、
低抵抗アモルファスシリコン層３及び高抵抗アモルファ
スシリコン層２を順次エッチングしてトランジスタ動作
部を区画することにより、動作部の段差に電極配線４が
配置されることを回避し、断線を防止する。
配線の断線を防止する。 【構成】低抵抗アモルファスシリコン層２の上に形成し
た電極配線４及びフォトレジスト膜５をマスクとして、
低抵抗アモルファスシリコン層３及び高抵抗アモルファ
スシリコン層２を順次エッチングしてトランジスタ動作
部を区画することにより、動作部の段差に電極配線４が
配置されることを回避し、断線を防止する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に逆スタガード型の薄膜トランジスタの製造方
法に関する。
関し、特に逆スタガード型の薄膜トランジスタの製造方
法に関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法は、まず、
図４（ａ）に示すように、ゲート電極（図示せず）上に
設けたゲート絶縁膜１の上にトランジスタ動作部となる
高抵抗アモルファスシリコン層２と低抵抗アモルファス
シリコン層３とを順次堆積して形成した後、低抵抗アモ
ルファスシリコン層３及び高抵抗アモルファスシリコン
層２を選択的に順次エッチングしてトランジスタ動作部
を形成する。
図４（ａ）に示すように、ゲート電極（図示せず）上に
設けたゲート絶縁膜１の上にトランジスタ動作部となる
高抵抗アモルファスシリコン層２と低抵抗アモルファス
シリコン層３とを順次堆積して形成した後、低抵抗アモ
ルファスシリコン層３及び高抵抗アモルファスシリコン
層２を選択的に順次エッチングしてトランジスタ動作部
を形成する。
【０００３】次に、図４（ｂ）に示すように、金属膜を
堆積してパターニングし、電極配線４を形成する。
堆積してパターニングし、電極配線４を形成する。
【０００４】次に、図４（ｃ）に示すように、電極配線
４をマスクとしてチャネル領域上の低抵抗アモルファス
シリコン層３をエッチング除去し薄膜トランジスタを形
成する。
４をマスクとしてチャネル領域上の低抵抗アモルファス
シリコン層３をエッチング除去し薄膜トランジスタを形
成する。
【０００５】
【発明が解決しようとする課題】この従来の半導体装置
では、ゲート絶縁膜上に積層して設けた高抵抗及び低抵
抗アモルファスシリコン層をパターニングしてトランジ
スタ動作部を形成した後、トランジスタ動作部の段差を
含む領域に電極配線を設けているため、この段差部で電
極配線の断線が発生するという問題点があった。
では、ゲート絶縁膜上に積層して設けた高抵抗及び低抵
抗アモルファスシリコン層をパターニングしてトランジ
スタ動作部を形成した後、トランジスタ動作部の段差を
含む領域に電極配線を設けているため、この段差部で電
極配線の断線が発生するという問題点があった。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、ゲート絶縁膜上にアモルファスシリコン層を
形成する工程と、前記アモルファスシリコン層の上に電
極配線を選択的に形成する工程と、前記アモルファスシ
リコン層のチャネル領域上に設けた耐エッチング膜及び
前記電極配線をマスクとして前記アモルファスシリコン
層をエッチング除去して動作部を区画する工程とを含ん
で構成される。
造方法は、ゲート絶縁膜上にアモルファスシリコン層を
形成する工程と、前記アモルファスシリコン層の上に電
極配線を選択的に形成する工程と、前記アモルファスシ
リコン層のチャネル領域上に設けた耐エッチング膜及び
前記電極配線をマスクとして前記アモルファスシリコン
層をエッチング除去して動作部を区画する工程とを含ん
で構成される。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１（ａ）〜（ｃ）及び図２（ａ）〜
（ｃ）は本発明の第１の実施例を説明するための工程順
に示した断面図である。
（ｃ）は本発明の第１の実施例を説明するための工程順
に示した断面図である。
【０００９】まず、図１（ａ）に示すように、絶縁基板
上に選択的に形成したゲート電極（図示せず）を含む表
面にゲート絶縁膜１を設け、ゲート絶縁膜１の上に高抵
抗アモルファスシリコン層２及び低抵抗アモルファスシ
リコン層３とを順次堆積して形成する。
上に選択的に形成したゲート電極（図示せず）を含む表
面にゲート絶縁膜１を設け、ゲート絶縁膜１の上に高抵
抗アモルファスシリコン層２及び低抵抗アモルファスシ
リコン層３とを順次堆積して形成する。
【００１０】次に、図１（ｂ）に示すように、低抵抗ア
モルファスシリコン層３の上に金属膜を堆積してパター
ニングし、電極配線４を形成する。
モルファスシリコン層３の上に金属膜を堆積してパター
ニングし、電極配線４を形成する。
【００１１】次に、図１（ｃ）に示すように、電極配線
４をマスクとして低抵抗アモルファスシリコン層３をエ
ッチングし除去する。
４をマスクとして低抵抗アモルファスシリコン層３をエ
ッチングし除去する。
【００１２】次に、図２（ａ）に示すように、チャネル
領域上に露出した高抵抗アモルファスシリコン層２の表
面を被覆するフォトレジスト膜５を選択的に形成する。
領域上に露出した高抵抗アモルファスシリコン層２の表
面を被覆するフォトレジスト膜５を選択的に形成する。
【００１３】次に、図２（ｂ）に示すように、フォトレ
ジスト膜５及び電極配線４をマスクとして高抵抗アモル
ファスシリコン層２をエッチングして除去し、トランジ
スタ動作部を区画する。
ジスト膜５及び電極配線４をマスクとして高抵抗アモル
ファスシリコン層２をエッチングして除去し、トランジ
スタ動作部を区画する。
【００１４】次に、図２（ｃ）に示すように、フォトレ
ジスト膜５を除去し薄膜トランジスタを構成する。
ジスト膜５を除去し薄膜トランジスタを構成する。
【００１５】図３（ａ）〜（ｃ）は本発明の第２の実施
例を説明するための工程順に示した断面図である。
例を説明するための工程順に示した断面図である。
【００１６】図３（ａ）に示すように、第１の実施例と
同様の工程でゲート絶縁膜１の上に形成した高抵抗アモ
ルファスシリコン層２の上にゲート電極と位置合わせし
て絶縁膜６を選択的に形成した後、低抵抗アモルファス
シリコン層３を堆積する。
同様の工程でゲート絶縁膜１の上に形成した高抵抗アモ
ルファスシリコン層２の上にゲート電極と位置合わせし
て絶縁膜６を選択的に形成した後、低抵抗アモルファス
シリコン層３を堆積する。
【００１７】次に、図３（ｂ）に示すように、低抵抗ア
モルファスシリコン層３の上に金属膜を堆積してパター
ニングし電極配線４を形成する。
モルファスシリコン層３の上に金属膜を堆積してパター
ニングし電極配線４を形成する。
【００１８】次に、図３（ｃ）に示すように、電極配線
４をマスクとして低抵抗アモルファスシリコン層３及び
高抵抗アモルファスシリコン層２を順次エッチングして
トランジスタ動作部を区画し薄膜トランジスタを構成す
る。ここで、チャネル領域の高抵抗アモルファスシリコ
ン層２は絶縁膜６がエッチングストッパとなり保護され
る。
４をマスクとして低抵抗アモルファスシリコン層３及び
高抵抗アモルファスシリコン層２を順次エッチングして
トランジスタ動作部を区画し薄膜トランジスタを構成す
る。ここで、チャネル領域の高抵抗アモルファスシリコ
ン層２は絶縁膜６がエッチングストッパとなり保護され
る。
【００１９】
【発明の効果】以上説明したように本発明は、トランジ
スタ動作部となるアモルファスシリコン層をその上に電
極配線を形成した後にその電極配線をマスクとしてエッ
チング除去することにより、電極配線がアモルファスシ
リコン層の段差部上に形成されることを無くし、アモル
ファスシリコン層の段差部で電極配線の断線が発生する
のを排除できるという効果を有する。
スタ動作部となるアモルファスシリコン層をその上に電
極配線を形成した後にその電極配線をマスクとしてエッ
チング除去することにより、電極配線がアモルファスシ
リコン層の段差部上に形成されることを無くし、アモル
ファスシリコン層の段差部で電極配線の断線が発生する
のを排除できるという効果を有する。
【図１】本発明の第１の実施例を説明するための工程順
に示した断面図。
に示した断面図。
【図２】本発明の第１の実施例を説明するための工程順
に示した断面図。
に示した断面図。
【図３】本発明の第２の実施例を説明するための工程順
に示した断面図。
に示した断面図。
【図４】従来の半導体装置の製造方法を説明するための
工程順に示した断面図。
工程順に示した断面図。
１ ゲート絶縁膜 ２ 高抵抗アモルファスシリコン層 ３ 低抵抗アモルファスシリコン層 ４ 電極配線 ５ フォトレジスト膜 ６ 絶縁膜
Claims (1)
- 【請求項１】 ゲート絶縁膜上にアモルファスシリコン
層を形成する工程と、前記アモルファスシリコン層の上
に電極配線を選択的に形成する工程と、前記アモルファ
スシリコン層のチャネル領域上に設けた耐エッチング膜
及び前記電極配線をマスクとして前記アモルファスシリ
コン層をエッチング除去して動作部を区画する工程とを
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16321592A JPH065626A (ja) | 1992-06-23 | 1992-06-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16321592A JPH065626A (ja) | 1992-06-23 | 1992-06-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065626A true JPH065626A (ja) | 1994-01-14 |
Family
ID=15769495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16321592A Withdrawn JPH065626A (ja) | 1992-06-23 | 1992-06-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065626A (ja) |
-
1992
- 1992-06-23 JP JP16321592A patent/JPH065626A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |