JPS59194432A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59194432A JPS59194432A JP6854883A JP6854883A JPS59194432A JP S59194432 A JPS59194432 A JP S59194432A JP 6854883 A JP6854883 A JP 6854883A JP 6854883 A JP6854883 A JP 6854883A JP S59194432 A JPS59194432 A JP S59194432A
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置の製造方法に関し、特にプレーナ
型配線金属形成方法に係るものである。
型配線金属形成方法に係るものである。
従来のこの種のプレーナ型配線金属形成方法につき、砒
化ガリウム（以下、ＧａＡｓと略す）集積回路における
配線形成を例にして述べる。第１図（ａ）ないしくｅ）
は同上配線形成を工程順に示している。
化ガリウム（以下、ＧａＡｓと略す）集積回路における
配線形成を例にして述べる。第１図（ａ）ないしくｅ）
は同上配線形成を工程順に示している。
まずＧａＡｓ基板（１）上に一１層金属電極（２）を形
成したのち、その全面にシリコン酸化膜（ＳｉＯｚ）あ
るいはシリコン窒化膜（Ｓｉ３Ｎ４）などの単一層から
なる層間絶縁膜（３）を被覆させ、かつその上にホトレ
ジスト膜（４）を塗着上、このホトレジヘト膜（４）に
通常のホトリゾグラフィによシ窓（５）を開口させる（
第１図（ａ））。ついで前記ホトレジスト膜（４）をマ
スクにして、前記層間絶縁膜（３）を湿式、あるいは乾
式エツチングによシ、選択的にエツチングして前記第１
層金属電極（２）に達する開口（６）を形成する（第１
図（ｂ））。
成したのち、その全面にシリコン酸化膜（ＳｉＯｚ）あ
るいはシリコン窒化膜（Ｓｉ３Ｎ４）などの単一層から
なる層間絶縁膜（３）を被覆させ、かつその上にホトレ
ジスト膜（４）を塗着上、このホトレジヘト膜（４）に
通常のホトリゾグラフィによシ窓（５）を開口させる（
第１図（ａ））。ついで前記ホトレジスト膜（４）をマ
スクにして、前記層間絶縁膜（３）を湿式、あるいは乾
式エツチングによシ、選択的にエツチングして前記第１
層金属電極（２）に達する開口（６）を形成する（第１
図（ｂ））。
続いて前記層間絶縁膜（３）とほぼ等しい厚さの金属膜
（７）を全面に蒸着させた上で（第１図（ｅ）入前記ホ
トレジスト膜（４）と共にその上の金属膜（７）を、い
わゆるリフトオフによシ除去することによシ、前記開口
（６）内に層間絶縁膜（３）と面一〇金属柱（８）を残
しく第１図（ｄ） ） 、さらにこれらの層間絶縁膜（
３）および金属柱（８）上に配線金属（９）を形成して
、前記第１層金属電極（２）と他の電極とを電気的に接
続しているのである（第１図（ｅ））。
（７）を全面に蒸着させた上で（第１図（ｅ）入前記ホ
トレジスト膜（４）と共にその上の金属膜（７）を、い
わゆるリフトオフによシ除去することによシ、前記開口
（６）内に層間絶縁膜（３）と面一〇金属柱（８）を残
しく第１図（ｄ） ） 、さらにこれらの層間絶縁膜（
３）および金属柱（８）上に配線金属（９）を形成して
、前記第１層金属電極（２）と他の電極とを電気的に接
続しているのである（第１図（ｅ））。
従来はこのようにして層間絶縁膜（３）上に配線金属（
９）をプレーナ状に形成しているのであるが、第１図（
ｂ）の工程において、層間絶縁膜（３）に湿式、あるい
は乾式エツチングによって開口（６）を形成する際に、
その側壁（１０）がサイドエツチング現象によシ傾斜を
もつために、第１図（ｄ）にみられるように、金属柱（
８）と眉間絶縁膜（３）との間にあって、表面側で層間
絶縁膜（３）の膜厚と同程度の開口幅の空隙（１１）が
形成されることになシ、その結果、プレーナ状の配線金
属（９）に同空隙（１１）の部分で断線、あるいは高抵
抗を生じ易いという致命的な欠点を有している。すなわ
ち、例えば眉間絶縁膜（３）の膜厚がｌＡｌ１のとき、
空隙（１１）の開口幅も１動程度となるために、これに
ｌｓｎ厚程度の配線金属（９）を形成すると、空隙（１
１）での配線金属（９）の断線、あるいは高抵抗化があ
って、ＧａＡｓ集積回路の歩留り低下、特性劣化を招来
する大きな要因となっているのである。
９）をプレーナ状に形成しているのであるが、第１図（
ｂ）の工程において、層間絶縁膜（３）に湿式、あるい
は乾式エツチングによって開口（６）を形成する際に、
その側壁（１０）がサイドエツチング現象によシ傾斜を
もつために、第１図（ｄ）にみられるように、金属柱（
８）と眉間絶縁膜（３）との間にあって、表面側で層間
絶縁膜（３）の膜厚と同程度の開口幅の空隙（１１）が
形成されることになシ、その結果、プレーナ状の配線金
属（９）に同空隙（１１）の部分で断線、あるいは高抵
抗を生じ易いという致命的な欠点を有している。すなわ
ち、例えば眉間絶縁膜（３）の膜厚がｌＡｌ１のとき、
空隙（１１）の開口幅も１動程度となるために、これに
ｌｓｎ厚程度の配線金属（９）を形成すると、空隙（１
１）での配線金属（９）の断線、あるいは高抵抗化があ
って、ＧａＡｓ集積回路の歩留り低下、特性劣化を招来
する大きな要因となっているのである。
この発明は従来のこのような欠点に鑑み、層間絶縁膜を
複数種類の絶縁膜を連続させることによって形成し、か
つ最上層の絶縁膜の膜厚、および乾式エツチングレート
を、これよりも下層の絶縁膜の膜厚、および乾式エツチ
ングレートよりも小さい材料から形成させることによっ
て、目的とするプレーナ型配線構造を高歩留りで得られ
るようにしたものである。
複数種類の絶縁膜を連続させることによって形成し、か
つ最上層の絶縁膜の膜厚、および乾式エツチングレート
を、これよりも下層の絶縁膜の膜厚、および乾式エツチ
ングレートよりも小さい材料から形成させることによっ
て、目的とするプレーナ型配線構造を高歩留りで得られ
るようにしたものである。
以下、この発明方法の一実施例につき、第２図（ａ）な
いしく、）を参照して詳細に説明する。
いしく、）を参照して詳細に説明する。
第２図（ａ）ないしくｅ）はこの実施例による配線金属
形成方法の一実施例を工程順に示している。
形成方法の一実施例を工程順に示している。
この実施例方法では、まずＧａＡｓ基板（１）上に第１
層金属電極（２）を形成したのち、その全面にシリコン
酸化膜（ＳｉＯｚ） 、あるいはシリコン窒化膜（Ｓｉ
３Ｎ４）などからなる第１の絶縁膜（３ａ）を被覆させ
、さらに連続してこの第１の絶縁膜（３ａ）よシも充分
に薄い膜厚で、しかもエツチングレートの小さい、例え
ばシリコン酸化膜（ＳｉＯｚ）などからなる第２の絶縁
膜（３ｂ）を被覆形成させて、これらの各層（３ａ）
、 （３ｂ）で眉間絶縁膜（３）を構成させ、かつその
上にホトレジスト膜（４）を塗着し、このホトレジスト
膜（４）に通常のホトリソグラフィにより窓（５）を開
口させる（第２図（ａ））。
層金属電極（２）を形成したのち、その全面にシリコン
酸化膜（ＳｉＯｚ） 、あるいはシリコン窒化膜（Ｓｉ
３Ｎ４）などからなる第１の絶縁膜（３ａ）を被覆させ
、さらに連続してこの第１の絶縁膜（３ａ）よシも充分
に薄い膜厚で、しかもエツチングレートの小さい、例え
ばシリコン酸化膜（ＳｉＯｚ）などからなる第２の絶縁
膜（３ｂ）を被覆形成させて、これらの各層（３ａ）
、 （３ｂ）で眉間絶縁膜（３）を構成させ、かつその
上にホトレジスト膜（４）を塗着し、このホトレジスト
膜（４）に通常のホトリソグラフィにより窓（５）を開
口させる（第２図（ａ））。
ついで前記ホトレジスト膜（４）をマスクにして、前記
第１および第２の絶縁膜（３ａ） 、 （３ｂ）を乾式
エツチングによシ、選択的にエツチングして前記第１層
金属電極（２）に達する開口（６）を形成しく第２図（
ｂ））、また前記両絶縁膜（３ａ） 、 （３ｂ）の膜
厚の和にほぼ等しい厚さの金属膜（７）を全面に例えば
蒸着させた上で（第２図（Ｃ） ）、前記ホトレジスト
膜（４）と共にその上の金属膜（７）を、いわゆるリフ
トオフにより除去して、前記開口（６）内に第２の絶縁
膜（３ｂ）の上面と面一の金属柱（８）を残しく第２図
（ｄ））、さらにこれらの第２の絶縁膜（３ｂ）および
金属柱（８）上に配線金属（９）を形成して、前記第１
層金属電極（２）と他の電極とを電気的に接続している
のである（第２図（ｅ））。
第１および第２の絶縁膜（３ａ） 、 （３ｂ）を乾式
エツチングによシ、選択的にエツチングして前記第１層
金属電極（２）に達する開口（６）を形成しく第２図（
ｂ））、また前記両絶縁膜（３ａ） 、 （３ｂ）の膜
厚の和にほぼ等しい厚さの金属膜（７）を全面に例えば
蒸着させた上で（第２図（Ｃ） ）、前記ホトレジスト
膜（４）と共にその上の金属膜（７）を、いわゆるリフ
トオフにより除去して、前記開口（６）内に第２の絶縁
膜（３ｂ）の上面と面一の金属柱（８）を残しく第２図
（ｄ））、さらにこれらの第２の絶縁膜（３ｂ）および
金属柱（８）上に配線金属（９）を形成して、前記第１
層金属電極（２）と他の電極とを電気的に接続している
のである（第２図（ｅ））。
ここで前記したように層間絶縁膜（３）については、こ
れを第１および第２の絶縁膜（３ａ）、（３ｂ）の２層
構造とし、第１の絶縁膜（３ａ）の膜厚、および
゛乾式エツチングレートよシも、第２の絶縁膜（３
ｂ）の膜厚、および乾式エツチングレートを充分に小さ
く設定している。例えば第１の絶縁膜（３ａ）をプ之ズ
マＣｖＤ法によるシリコン窒化膜（Ｓｉ３Ｎ４）、第２
の絶縁膜（３ｂ）を蒸着によるシリコン酸化膜（Ｓｉ０
２）とし、その乾式エツチングＶＣＣＦ４ガスを用いた
プラズマエツチングを行なう場合には、これらのエツチ
ングレートを約５：１程度に設定できる。
れを第１および第２の絶縁膜（３ａ）、（３ｂ）の２層
構造とし、第１の絶縁膜（３ａ）の膜厚、および
゛乾式エツチングレートよシも、第２の絶縁膜（３
ｂ）の膜厚、および乾式エツチングレートを充分に小さ
く設定している。例えば第１の絶縁膜（３ａ）をプ之ズ
マＣｖＤ法によるシリコン窒化膜（Ｓｉ３Ｎ４）、第２
の絶縁膜（３ｂ）を蒸着によるシリコン酸化膜（Ｓｉ０
２）とし、その乾式エツチングＶＣＣＦ４ガスを用いた
プラズマエツチングを行なう場合には、これらのエツチ
ングレートを約５：１程度に設定できる。
従ってこの場合、乾式エツチングにょシ第１の絶縁膜（
３ａ）の側壁部にサイドエツチングによる傾斜を生じた
としても、第２の絶縁膜（３ｂ）では、その膜厚が充分
に薄く、しかもエツチングレートが小さいために、その
サイドエツチング量を極めて小さく抑えることができ、
結果的に第２の絶縁膜（３ｂ）と金属柱（８）との空隙
幅を０．２〜０．３μｍ以下の小さい値にできて、実質
的に膜厚ＩＮ１程度の配線金属（９）を形成したとき、
その空隙部における断線、あるいは高抵抗化の問題を全
く生ずる惧れが々く、再現性の良好なプレーナ型配線を
高歩留シで形成できるのである。
３ａ）の側壁部にサイドエツチングによる傾斜を生じた
としても、第２の絶縁膜（３ｂ）では、その膜厚が充分
に薄く、しかもエツチングレートが小さいために、その
サイドエツチング量を極めて小さく抑えることができ、
結果的に第２の絶縁膜（３ｂ）と金属柱（８）との空隙
幅を０．２〜０．３μｍ以下の小さい値にできて、実質
的に膜厚ＩＮ１程度の配線金属（９）を形成したとき、
その空隙部における断線、あるいは高抵抗化の問題を全
く生ずる惧れが々く、再現性の良好なプレーナ型配線を
高歩留シで形成できるのである。
なお前記実施例では、層間絶縁膜を２層構造としたが、
より以上の多層であっても最上層の絶縁膜の膜厚、およ
び乾式エツチングレートを、これよシも下層の絶縁膜の
膜厚、および乾式エツチングレートよりも小さく設定す
れば同様の作用効果を得られることは勿論である。
より以上の多層であっても最上層の絶縁膜の膜厚、およ
び乾式エツチングレートを、これよシも下層の絶縁膜の
膜厚、および乾式エツチングレートよりも小さく設定す
れば同様の作用効果を得られることは勿論である。
以上詳述したようにこの発明方法によれば、層間絶縁膜
を多層構造とし、最上層の絶縁膜の材料をこれよシも下
層の絶縁膜の材料よりもエツチングレートの小さいもの
に選定し、かつその膜厚をも充分に小さく設定したので
、配線すべき金属電極上に形成する金属柱表面と、これ
を囲む最上層絶縁膜表面との間の空隙幅を効果的に低減
でき、プレーナ型配線形成での断線、高抵抗化を阻止し
て、歩留シ低下の要因を解決し得る特長がある。
を多層構造とし、最上層の絶縁膜の材料をこれよシも下
層の絶縁膜の材料よりもエツチングレートの小さいもの
に選定し、かつその膜厚をも充分に小さく設定したので
、配線すべき金属電極上に形成する金属柱表面と、これ
を囲む最上層絶縁膜表面との間の空隙幅を効果的に低減
でき、プレーナ型配線形成での断線、高抵抗化を阻止し
て、歩留シ低下の要因を解決し得る特長がある。
第１図（ａ）ないしくｅ）は従来のプレーナ型配線金属
形成方法を工程順に示す断面図、第２図（ａ）ないしく
ｅ）はこの発明の一実施例によるプレーナ型配線金属形
成方法を工程順に示す断面図である。 （１）・・・・ＧａＡｓ基板、（２）・・・・第１層金
属電極、（３）・・・ｅ層間絶縁膜、（３ａ）、（３ｂ
）・・・・第１．第２の絶縁膜、（４）・・・・ホトレ
ジスト膜、（６）＠・・−１４０、（８）・・・嗜金属
柱、（９）・・・・配線金属。 代理人大岩増雄 手続補正書（自発） １．事件の表示 特願昭５８−６８５４８号２、発
明の名称 半導体装置の製造方法３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者片山仁八部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号（
１１明細書第５頁第５行のｒ（ＳｉＯｚ）Ｊをｒ（Ｓｉ
Ｏ）Ｊと補正する。
形成方法を工程順に示す断面図、第２図（ａ）ないしく
ｅ）はこの発明の一実施例によるプレーナ型配線金属形
成方法を工程順に示す断面図である。 （１）・・・・ＧａＡｓ基板、（２）・・・・第１層金
属電極、（３）・・・ｅ層間絶縁膜、（３ａ）、（３ｂ
）・・・・第１．第２の絶縁膜、（４）・・・・ホトレ
ジスト膜、（６）＠・・−１４０、（８）・・・嗜金属
柱、（９）・・・・配線金属。 代理人大岩増雄 手続補正書（自発） １．事件の表示 特願昭５８−６８５４８号２、発
明の名称 半導体装置の製造方法３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者片山仁八部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号（
１１明細書第５頁第５行のｒ（ＳｉＯｚ）Ｊをｒ（Ｓｉ
Ｏ）Ｊと補正する。
Claims (1)
- 半導体基板、およびこの基板上□面に配設した金属電極
上に層間絶縁膜を形成したのち、この層間絶縁膜を選択
的に開口して前記金属電極を部分的に露出させると共に
、この開口部内で金属電極に接する金属柱を、前記層間
絶縁膜と面一になるように形成させ、かつこれらの層間
絶縁膜、および金属柱上に配線金属を形成するプレーナ
型配線構造の半導体装置の製造方法にお−て、前記層間
絶縁膜を順次に連続される複数層の絶縁膜によ多形成さ
せ、かつ最上層の絶縁膜の膜厚、および乾式エツチング
レートを、これよシも下層の絶縁膜の膜厚、および乾式
エツチングレートよシも小さく設定したことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6854883A JPS59194432A (ja) | 1983-04-18 | 1983-04-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6854883A JPS59194432A (ja) | 1983-04-18 | 1983-04-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59194432A true JPS59194432A (ja) | 1984-11-05 |
Family
ID=13376916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6854883A Pending JPS59194432A (ja) | 1983-04-18 | 1983-04-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59194432A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6247150A (ja) * | 1985-08-26 | 1987-02-28 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| JPH0593329U (ja) * | 1992-05-29 | 1993-12-21 | 株式会社サヌキ | 寝 具 |
-
1983
- 1983-04-18 JP JP6854883A patent/JPS59194432A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6247150A (ja) * | 1985-08-26 | 1987-02-28 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| JPH0593329U (ja) * | 1992-05-29 | 1993-12-21 | 株式会社サヌキ | 寝 具 |
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