JPH05206461A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05206461A JPH05206461A JP434992A JP434992A JPH05206461A JP H05206461 A JPH05206461 A JP H05206461A JP 434992 A JP434992 A JP 434992A JP 434992 A JP434992 A JP 434992A JP H05206461 A JPH05206461 A JP H05206461A
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- JP
- Japan
- Prior art keywords
- gate
- gate electrode
- electrode
- protective film
- metal
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】高融点金属からなるゲート電極と、ゲート引出
電極との良好な接続を実現したＭＯＳＦＥＴの構造を提
供する。 【構成】ＭｏまたはＷからなるゲート電極金属３および
保護膜４を連続して堆積したのちフォトレジスト５をマ
スクとしてエッチングする。つぎにＰＳＧ膜８を堆積
し、ソース−ドレインコンタクトおよびゲート引出用コ
ンタクトを開口する。つぎにゲート引出用コンタクトを
覆っている保護膜４をエッチングしてゲート電極金属３
の表面を露出する。つぎにアルミニウムなどからなるソ
ース電極９、ドレイン電極１０、ゲート引出電極１１を
形成する。 【効果】高融点金属からなるゲート電極上を保護膜で覆
って、ゲート電極形成後のゲート電極の酸化を防止す
る。その結果、ゲート電極とゲート引出電極との良好な
コンタクトを得て、安定した高周波特性を実現した。
電極との良好な接続を実現したＭＯＳＦＥＴの構造を提
供する。 【構成】ＭｏまたはＷからなるゲート電極金属３および
保護膜４を連続して堆積したのちフォトレジスト５をマ
スクとしてエッチングする。つぎにＰＳＧ膜８を堆積
し、ソース−ドレインコンタクトおよびゲート引出用コ
ンタクトを開口する。つぎにゲート引出用コンタクトを
覆っている保護膜４をエッチングしてゲート電極金属３
の表面を露出する。つぎにアルミニウムなどからなるソ
ース電極９、ドレイン電極１０、ゲート引出電極１１を
形成する。 【効果】高融点金属からなるゲート電極上を保護膜で覆
って、ゲート電極形成後のゲート電極の酸化を防止す
る。その結果、ゲート電極とゲート引出電極との良好な
コンタクトを得て、安定した高周波特性を実現した。
Description
【０００１】
【産業上の利用分野】本発明は絶縁ゲート型電界効果ト
ランジスタ（ＭＯＳＦＥＴ）の製造方法に関し、特に金
属ゲート構造のＭＯＳＦＥＴの製造方法に関するもので
ある。
ランジスタ（ＭＯＳＦＥＴ）の製造方法に関し、特に金
属ゲート構造のＭＯＳＦＥＴの製造方法に関するもので
ある。
【０００２】
【従来の技術】従来のＭＯＳＦＥＴの製造方法につい
て、図２（ａ）〜（ｄ）を参照して説明する。左側に素
子部を、右側に引き出し部を示す。
て、図２（ａ）〜（ｄ）を参照して説明する。左側に素
子部を、右側に引き出し部を示す。
【０００３】はじめに図２（ａ）に示すように、Ｐ型シ
リコン基板１の表面にゲート酸化膜２を形成し、高融点
金属であるＭｏ（モリブデン）またはＷ（タングステ
ン）などからなるゲート電極金属３堆積したのち、フォ
トレジスト５をパターニングする。ここでポリシリコン
よりもゲート抵抗の小さい高融点金属を用いて高周波特
性の向上および低雑音化を図っている。
リコン基板１の表面にゲート酸化膜２を形成し、高融点
金属であるＭｏ（モリブデン）またはＷ（タングステ
ン）などからなるゲート電極金属３堆積したのち、フォ
トレジスト５をパターニングする。ここでポリシリコン
よりもゲート抵抗の小さい高融点金属を用いて高周波特
性の向上および低雑音化を図っている。
【０００４】つぎに図２（ｂ）に示すように、ＲＩＥ法
によりフォトレジスト５をマスクとしてゲート電極金属
３をエッチングしてゲート電極３ａを形成し、Ｏ2 プラ
ズマ剥離によりフォトレジスト５を除去する。
によりフォトレジスト５をマスクとしてゲート電極金属
３をエッチングしてゲート電極３ａを形成し、Ｏ2 プラ
ズマ剥離によりフォトレジスト５を除去する。
【０００５】つぎにゲート電極３ａをマスクとして燐（
31Ｐ+ ）を加速エネルギー１５０ｋｅＶ、注入量（ドー
ス）１×１０13ｃｍ-2イオン注入したのちアニールして
層抵抗１５００Ω／□、接合深さ０．３μｍのソース６
およびドレイン７を形成する。
31Ｐ+ ）を加速エネルギー１５０ｋｅＶ、注入量（ドー
ス）１×１０13ｃｍ-2イオン注入したのちアニールして
層抵抗１５００Ω／□、接合深さ０．３μｍのソース６
およびドレイン７を形成する。
【０００６】つぎに図２（ｃ）に示すように、ＰＳＧ膜
８を堆積してソース−ドレインコンタクトおよびゲート
引出用コンタクトを開口する。
８を堆積してソース−ドレインコンタクトおよびゲート
引出用コンタクトを開口する。
【０００７】最後に図２（ｄ）に示すように、アルミニ
ウムなどからなるソース電極９、ドレイン電極１０、ゲ
ート引出電極１１を形成して素子部が完成する。
ウムなどからなるソース電極９、ドレイン電極１０、ゲ
ート引出電極１１を形成して素子部が完成する。
【０００８】
【発明が解決しようとする課題】ゲート抵抗を小さくす
るためＭｏまたはＷなどからなる高融点金属を用いてい
る。そのためゲート電極金属をエッチングしたのち、フ
ォトレジスト除去およびアニールの工程でゲート電極の
表面が酸化されてしまう。
るためＭｏまたはＷなどからなる高融点金属を用いてい
る。そのためゲート電極金属をエッチングしたのち、フ
ォトレジスト除去およびアニールの工程でゲート電極の
表面が酸化されてしまう。
【０００９】この酸化膜が除去しきれなくて、ゲート電
極とゲート引出電極との間に酸化膜が残存して、ゲート
抵抗を大きくして、所望の高周波特性が得られなくな
る。
極とゲート引出電極との間に酸化膜が残存して、ゲート
抵抗を大きくして、所望の高周波特性が得られなくな
る。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、ゲート電極金属の上に保護膜を堆積すること
によってゲート電極の酸化を防止し、ゲート引出電極形
成直前にゲート引出電極コンタクト領域の保護膜を除去
したのち、ゲート引出電極を形成するものである。
造方法は、ゲート電極金属の上に保護膜を堆積すること
によってゲート電極の酸化を防止し、ゲート引出電極形
成直前にゲート引出電極コンタクト領域の保護膜を除去
したのち、ゲート引出電極を形成するものである。
【００１１】
【実施例】つぎに本発明の一実施例について図１（ａ）
〜（ｄ）を参照して説明する。左側に素子部を、右側に
引き出し部を示す。
〜（ｄ）を参照して説明する。左側に素子部を、右側に
引き出し部を示す。
【００１２】はじめに図１（ａ）に示すように、Ｐ型シ
リコン基板１の表面にゲート酸化膜２を形成し、高融点
金属であるＭｏ（モリブデン）またはＷ（タングステ
ン）などからなるゲート電極金属３を堆積したのち、さ
らにその上にゲート電極３を保護するためにポリシリコ
ンからなる保護膜４を堆積する。
リコン基板１の表面にゲート酸化膜２を形成し、高融点
金属であるＭｏ（モリブデン）またはＷ（タングステ
ン）などからなるゲート電極金属３を堆積したのち、さ
らにその上にゲート電極３を保護するためにポリシリコ
ンからなる保護膜４を堆積する。
【００１３】ゲート電極金属３および保護膜４の堆積は
別々に行なうこともできるが、ＭｏやＷの表面を酸化さ
せないために、スパッタ法を用いるときは同一真空室内
で連続してゲート電極金属３および保護膜４を堆積する
のが好ましい。
別々に行なうこともできるが、ＭｏやＷの表面を酸化さ
せないために、スパッタ法を用いるときは同一真空室内
で連続してゲート電極金属３および保護膜４を堆積する
のが好ましい。
【００１４】つぎにフォトレジスト５をパターニングす
る。
る。
【００１５】つぎに図１（ｂ）に示すように、ＲＩＥ法
により塩素系のガス（Ｃｌ2 ＋Ｏ2 の混合ガス）を用い
て保護膜４およびゲート電極金属３を順次エッチングし
てゲート電極３ａを形成してから、Ｏ2 プラズマ剥離に
よりフォトレジストを除去する。
により塩素系のガス（Ｃｌ2 ＋Ｏ2 の混合ガス）を用い
て保護膜４およびゲート電極金属３を順次エッチングし
てゲート電極３ａを形成してから、Ｏ2 プラズマ剥離に
よりフォトレジストを除去する。
【００１６】つぎに保護膜４およびゲート電極３ａをマ
スクとして燐（31Ｐ+ ）を加速エネルギー１５０ｋｅ
Ｖ、注入量（ドース）１×１０13ｃｍ-2イオン注入した
のち高温のＮ2 ガス雰囲気でアニールして層抵抗１５０
０Ω／□、接合深さ０．３μｍのソース６およびドレイ
ン７を形成する。
スクとして燐（31Ｐ+ ）を加速エネルギー１５０ｋｅ
Ｖ、注入量（ドース）１×１０13ｃｍ-2イオン注入した
のち高温のＮ2 ガス雰囲気でアニールして層抵抗１５０
０Ω／□、接合深さ０．３μｍのソース６およびドレイ
ン７を形成する。
【００１７】つぎに図２（ｃ）に示すように、ＰＳＧ膜
８を堆積してソース−ドレインコンタクトおよびゲート
引出用コンタクトを開口する。つぎにＣＦ4 およびＨ2
の混合ガスを用いたＲＩＥ法によりゲート引出用コンタ
クトを覆っている保護膜４をエッチングしてゲート電極
金属３の表面を露出する。
８を堆積してソース−ドレインコンタクトおよびゲート
引出用コンタクトを開口する。つぎにＣＦ4 およびＨ2
の混合ガスを用いたＲＩＥ法によりゲート引出用コンタ
クトを覆っている保護膜４をエッチングしてゲート電極
金属３の表面を露出する。
【００１８】最後に図２（ｄ）に示すように、アルミニ
ウムなどからなるソース電極９、ドレイン電極１０、ゲ
ート引出電極１１を形成して素子部が完成する。
ウムなどからなるソース電極９、ドレイン電極１０、ゲ
ート引出電極１１を形成して素子部が完成する。
【００１９】本実施例でゲート電極金属３の保護膜４と
して用いたポリシリコンの代りに、スパッタ法による酸
化膜または窒化膜を用いることもできる。
して用いたポリシリコンの代りに、スパッタ法による酸
化膜または窒化膜を用いることもできる。
【００２０】
【発明の効果】予め保護膜を形成して高融点金属からな
るゲート電極を覆うので、ゲート電極形成後も、ゲート
電極表面が酸化することはなくなった。ゲート引出電極
と良好なコンタクトを得ることができ、安定した高周波
特性を得ることができた。
るゲート電極を覆うので、ゲート電極形成後も、ゲート
電極表面が酸化することはなくなった。ゲート引出電極
と良好なコンタクトを得ることができ、安定した高周波
特性を得ることができた。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】従来のＭＯＳＦＥＴの製造方法を示す断面図で
ある。
ある。
１ Ｐ型シリコン基板 ２ ゲート酸化膜 ３ ゲート電極金属 ３ａ ゲート電極 ４ 保護膜 ５ フォトレジスト ６ ソース ７ ドレイン ８ ＰＳＧ膜 ９ ソース電極 １０ ドレイン電極 １１ ゲート引出電極
Claims (1)
- 【請求項１】 半導体基板の一主面上に絶縁膜を堆積す
る工程と、全面にゲート電極金属および保護膜を順次堆
積したのち前記保護膜および前記ゲート電極金属を選択
エッチングして同一平面形状のゲート電極および前記保
護膜を形成する工程と、前記保護膜および前記ゲート電
極をマスクとしてイオン注入によりソース−ドレイン層
を形成する工程と、全面に絶縁膜を堆積したのちゲート
引出電極用の開口を形成する工程と、前記開口の前記保
護膜を除去したのちゲート引出電極を形成する工程とを
含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP434992A JPH05206461A (ja) | 1992-01-14 | 1992-01-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP434992A JPH05206461A (ja) | 1992-01-14 | 1992-01-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206461A true JPH05206461A (ja) | 1993-08-13 |
Family
ID=11581948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP434992A Withdrawn JPH05206461A (ja) | 1992-01-14 | 1992-01-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206461A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7429777B2 (en) | 2005-02-25 | 2008-09-30 | Kabushiki Kaisha Toshiba | Semiconductor device with a gate electrode having a laminate structure |
| WO2009157113A1 (ja) * | 2008-06-24 | 2009-12-30 | パナソニック株式会社 | 半導体装置及びその製造方法 |
-
1992
- 1992-01-14 JP JP434992A patent/JPH05206461A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7429777B2 (en) | 2005-02-25 | 2008-09-30 | Kabushiki Kaisha Toshiba | Semiconductor device with a gate electrode having a laminate structure |
| US7601623B2 (en) | 2005-02-25 | 2009-10-13 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device with a gate electrode having a laminate structure |
| US8203189B2 (en) | 2005-02-25 | 2012-06-19 | Kabushiki Kaisha Toshiba | Semiconductor device including gate electrode having a laminate structure and plug electrically connected thereto |
| US8592924B2 (en) | 2005-02-25 | 2013-11-26 | Kabushiki Kaisha Toshiba | Semiconductor device including gate electrode having a laminate structure and a plug electrically connected thereto |
| WO2009157113A1 (ja) * | 2008-06-24 | 2009-12-30 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP2010010224A (ja) * | 2008-06-24 | 2010-01-14 | Panasonic Corp | 半導体装置及びその製造方法 |
| US8004046B2 (en) | 2008-06-24 | 2011-08-23 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |