JPH05160354A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH05160354A
JPH05160354A JP3327210A JP32721091A JPH05160354A JP H05160354 A JPH05160354 A JP H05160354A JP 3327210 A JP3327210 A JP 3327210A JP 32721091 A JP32721091 A JP 32721091A JP H05160354 A JPH05160354 A JP H05160354A
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JP
Japan
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mos transistor
gate
forming
insulating film
region
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Withdrawn
Application number
JP3327210A
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English (en)
Inventor
Yoshiharu Watanabe
喜治 渡邊
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 ゲート酸化膜の厚いMOSFETを一部に含
む半導体装置に関し,薄いゲート酸化膜の厚さ精度及び
品質を損なわずに製造することを目的とする。 【構成】 半導体基板1上に薄いゲート酸化膜3を有
する第一のMOSトランジスタ5のゲート電極4を形成
した後,第二のMOSトランジスタ6の厚いゲート絶縁
膜13aを構成し,基板1上を覆い成形された絶縁体1
3Aを設け,次いで,ゲート絶縁膜13a上に第二のM
OSトランジスタ6のゲート電極18を形成するように
構成する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体の製造装置に関
し,特にゲート酸化膜の厚いMOSトランジスタを一部
に含む半導体集積回路の製造方法に関する。
【0002】近年の半導体装置の高速,微細化の進展に
伴い,半導体装置を構成するMOSトランジスタには極
めて薄いゲート酸化膜が使用されている。しかし,入出
力回路に用いられるMOSトランジスタは,外部から高
電圧が印加される恐れがあるため,そのゲート絶縁耐圧
は十分高いものが要求される。
【0003】このため,入出力回路に含まれる一部のM
OSトランジスタのゲート酸化膜は厚く形成し,その他
の回路のMOSトランジスタは薄いゲート酸化膜を用い
て製造する必要がある。
【0004】
【従来の技術】半導体装置の一部の回路のみ,例えば入
出力回路のみに他のMOSトランジスタよりも厚いゲー
ト酸化膜を形成するには,従来,以下のような方法が用
いられている。
【0005】図4は従来技術の実施例工程図であり,ゲ
ート酸化膜の形成過程をMOSトランジスタの形成領域
の断面で表している。先ず,図4(a)を参照して,シ
リコン基板1表面を熱酸化膜からなる絶縁分離帯2によ
り分離して配設されたMOSトランジスタ形成領域5
a,6aの表面に,熱酸化によりゲート絶縁膜41を形
成する。
【0006】次いで,入出力領域8の厚いゲート絶縁膜
を有するMOSトランジスタ形成領域6aを覆うレジス
トマスク42を設ける。次いで,図4(b)を参照し
て,レジストマスク42をマスクとしてゲート絶縁膜4
1をエッチングして薄くし,厚いゲート絶縁膜を薄いゲ
ート酸化膜に形成する。
【0007】上記の工程をへて,異なる厚さのゲート酸
化膜を有するMOSトランジスタ形成領域が作られる。
しかし,入出力回路のゲート絶縁膜は絶縁耐圧の関係か
ら薄くすることはできず厚い酸化膜を必要とする。かか
る厚い酸化膜をエッチングして薄くする従来の方法で
は,内部回路のゲート酸化膜が薄い場合には,酸化膜の
膜厚を精密に形成することが極めて困難になる。このた
め,内部回路のトランジスタの特性が不揃いになり,動
作が不安定になるのである。
【0008】図5は従来技術の他の実施例工程図であ
り,ゲート酸化膜の形成過程をMOSトランジスタの形
成領域の断面で表している。先ず,図5(a)を参照し
て,シリコン基板1表面を絶縁分離帯2により分離して
配設されたMOSトランジスタ形成領域5a,6aの表
面に,熱酸化によりゲート酸化膜44を形成する。
【0009】次いで内部回路領域のMOSトランジスタ
形成領域5aを覆い,厚いゲート絶縁膜を有するMOS
トランジスタの形成領域6aが開口している窒化珪素か
らなる酸化防止マスク45を形成する。
【0010】次いで,図5(b)を参照して,酸化防止
マスク45の開口領域に選択的に熱酸化膜を形成する。
次いで,図5(c)を参照して,酸化防止マスク45を
除去して薄いゲート酸化膜44及び,ゲート酸化膜44
上に熱酸化膜46が積層された厚いゲート絶縁膜を有す
る2種のMOSトランジスタ形成領域5a,6aが形成
される。
【0011】かかる方法では,薄いゲート酸化膜44上
に酸化防止マスク45を堆積しなければならない。この
ため,ゲート酸化膜44の表面や界面に欠陥が導入され
MOSトランジスタ5aの特性が変動するのである。
【0012】さらに酸化防止マスク45はエッチングに
より除去する必要がある。このとき,ゲート酸化膜44
もエッチングされるため,基板面内でのゲート酸化膜4
4の厚さ分布が生じMOSトランジスタ5a特性の分布
を生ぜしめるのである。
【0013】
【発明が解決しようとする課題】上述の様に,薄いゲー
ト酸化膜を有するトランジスタと厚いゲート酸化膜を有
するトランジスタを同一基板上に形成するために用いら
れる従来の方法は,厚い酸化膜をエッチングして薄い酸
化膜としなければならず,精密な厚さの酸化膜を形成す
ることができないという欠点がある。
【0014】また,先に薄いゲート酸化膜を形成してそ
の上に酸化防止マスクをおき,これをマスクとする熱酸
化により部分的に厚いゲート酸化膜を形成する方法で
は,酸化防止マスク材料の堆積及びそのエッチングにと
もないゲート酸化膜に欠陥が導入される,さらにはゲー
ト酸化膜の厚さ分布を生ずるという問題がある。
【0015】本発明は,薄いゲート酸化膜を有するMO
Sトランジスタのゲート酸化膜の厚さの精度及び品質を
損なうことなく,厚いゲート絶縁膜を有するMOSトラ
ンジスタを形成する半導体装置の製造方法を提供するこ
とを目的とする。
【0016】
【課題を解決するための手段】図1〜図3は本発明の第
一〜第三実施例工程図であり,MOSトランジスタ製造
工程を断面で表したものである。
【0017】上記課題を解決するため,本発明の第一の
構成は,図1〜図3を参照して,半導体基板1上に第一
のMOSトランジスタ5と,該第一のMOSトランジス
タ5のゲート酸化膜3より厚いゲート絶縁膜を有する第
二のMOSトランジスタ6とを含む半導体装置の製造方
法において,該基板1表面に画定された該第一及び該第
二のMOSトランジスタ5,6が形成されるべき領域の
表面にゲート酸化膜3を形成する工程と,該ゲート酸化
膜3上に該第一のMOSトランジスタ5のゲート電極4
を形成する工程と,該第一及び該第二のMOSトランジ
スタ5,6のソース及びドレインが形成されるべき領域
12,11に不純物を選択的に添加して該ソース領域1
2及び該ドレイン領域11を形成する工程と,該第一の
MOSトランジスタ5のゲート電極4を形成する工程及
び該ソース領域12及び該ドレイン領域11を形成する
工程を経た後,該第二のMOSトランジスタ6のゲート
電極18が形成されるべき領域において該第二のMOS
トランジスタ6のゲート絶縁膜13aを構成し,かつ該
第一及び該第二のMOSトランジスタ5,6が形成され
るべき領域を覆い該基板上に形成された絶縁体13Aを
設ける工程と,該ゲート絶縁膜13a上に該第二のMO
Sトランジスタ6のゲート電極18を形成する工程とを
有することを特徴として構成し,及び,第二の構成は,
図1〜図3を参照して,第一の構成の半導体装置の製造
方法において,該ソース領域12及び該ドレイン領域1
1を形成する第一の構成に記載された工程は,該第一の
MOSトランジスタ5のゲート電極4を形成する第一の
構成に記載された工程の後,該第二のMOSトランジス
タ6のチャネルが形成されるべき領域10を覆い,かつ
該第一及び該第二のMOSトランジスタ5,6のソース
及びドレインが形成されるべき領域12,11が開口し
ているマスク9を用いて不純物を添加し該ソース領域1
2及び該ドレイン領域11を形成する工程を有してなる
ことを特徴として構成し,及び,第三の構成は,図1を
参照して,第一の構成又は第二の構成の半導体装置の製
造方法において,該絶縁体13Aを設ける第一の構成に
記載の工程は,該基板1上全面に絶縁層13を堆積する
工程と,該絶縁層13の該第二のMOSトランジスタ6
のゲート電極18が形成されるべき領域に堆積した部分
を選択的にエッチングして薄くし該第二のMOSトラン
ジスタ6のゲート絶縁膜13aを形成することにより,
該絶縁層13を該絶縁体13Aに形成する工程とを有し
てなり,該第二のMOSトランジスタ6のゲート電極1
8を形成する第一の構成に記載の工程は,該絶縁体13
Aに該ソース及び該ドレイン領域12,11とオーミッ
ク接続するためのコンタクトホール17を形成する工程
と,該コンタクトホール17を埋めて該ソース領域12
及び該ドレイン領域11に接続する配線19と,並びに
該絶縁層13を選択的にエッチングした領域に残された
該絶縁層13a表面に該第二のMOSトランジスタ6の
ゲート電極18とを同時に形成する工程とを有してなる
ことを特徴として構成し,及び第四の構成は,図2を参
照して,第三の構成の半導体装置の製造方法において,
該絶縁体13Aを設ける請求項3記載の工程に代えて,
該第二のMOSトランジスタ6のチャネルが形成される
べき領域10上にゲート絶縁膜13aを形成する工程
と,次いで,該基板1上全面に該ゲート絶縁膜13aよ
りもエッチング速度が速い絶縁層13を堆積する工程
と,該絶縁層の該第二のMOSトランジスタのゲート電
極が形成されるべき領域を該ゲート絶縁膜13aをスト
ッパとする選択的エッチングにより除去し該ゲート絶縁
膜13aを表出して該絶縁体13Aを形成する工程とを
有することを特徴として構成し,及び,第五の構成は,
図3を参照して,第一又は第二の構成の半導体装置の製
造方法において,該絶縁体13Aを設ける第一又は第二
の構成に記載された工程,及び該ゲート絶縁膜13a上
に該第二のMOSトランジスタ6のゲート電極18を形
成する第一又は第二の構成に記載された工程は,該基板
1上全面にゲート絶縁膜13aを形成する工程と,該ゲ
ート絶縁膜13a上に該第二のMOSトランジスタ6の
ゲート電極18を形成する工程と,次いで,該基板1上
全面に絶縁層13を堆積する工程と,次いで,該絶縁層
に設けられたコンタクトホールを通して,該第一及び第
二のMOSトランジスタ5,6のゲート電極4,18,
該ソース領域12並びに該ドレイン領域11と接続する
配線19を設ける工程とを有してなることを特徴として
構成する。
【0018】
【作用】本発明の構成では,図1〜図3を参照して,薄
いゲート酸化膜を有するMOSトランジスタ5のゲート
酸化膜3及びゲート電極4は,厚いゲート絶縁膜(13
a)が設けられる以前に形成される。
【0019】従って,薄いゲート酸化膜を有するMOS
トランジスタ5のゲート構造は,厚いゲート酸化膜を有
するMOSトランジスタ6の製造とは独立に製造するこ
とができる。従って,薄いゲート酸化膜3及びゲート電
極4を通常用いられている方法により形成することがで
きる。例えば,薄いゲート酸化膜3を熱酸化により製造
し,欠陥や不純物の少ない酸化膜を精密な厚さで形成す
ることができる。又そのゲート酸化膜3を何ら加工する
ことなく直ちにゲート電極を形成することで界面準位の
少ないゲートを形成することが容易である。
【0020】この結果,本発明に係る薄い酸化膜3を有
するMOSトランジスタ5は,ゲート酸化膜の厚さが一
定である通常のMOS集積回路に用いられるMOSトラ
ンジスタと同じ品質を維持することができる。
【0021】次に,本発明の構成では,上述の如く薄い
ゲート酸化膜3を有するMOSトランジスタ5のゲート
酸化膜3とゲート電極4は厚いゲート絶縁膜13aを形
成する前に形成されており,厚いゲート絶縁膜13aを
形成する間,薄いゲート酸化膜3はゲート電極4により
保護されている。
【0022】従って,厚いゲート絶縁膜13aを形成す
る際に薄いゲート酸化膜3の膜厚が変化することはな
く,また欠陥や不純物がゲート酸化膜3又はその界面へ
導入されることもないので,ゲート特性のばらつきや劣
化は少ない。
【0023】さらに,本発明の構成では,厚いゲート絶
縁膜13aはMOSトランジスタ5,6の形成領域を覆
う絶縁体13Aの一部として形成される。かかる絶縁体
13AはMOSトランジスタ5,6の表面保護膜として
作用するから,特性の安定したトランジスタを製造する
ことができる。
【0024】本発明の第二の構成は,図1を参照して,
ソース及びドレイン領域12,11の形成を,厚いゲー
ト絶縁膜13aを有するMOSトランジスタ6と薄いゲ
ート酸化膜3を有するMOSトランジスタ5とについ
て,同時に行う方法に関する。
【0025】かかるソース,ドレイン領域の形成は,ゲ
ート電極を形成した後,不純物ドープ領域を画定するマ
スクを用いてゲート電極とセルフアライメントに形成す
るのが通常である。
【0026】本構成では,未だゲート電極18が形成さ
れていない厚いゲート絶縁膜13aを有するMOSトラ
ンジスタ6については,不純物ドープ領域を画定するマ
スク9の一部をゲート電極と同形のパターンとすること
により,ゲート電極がなくともソース,ドレイン領域1
2,11への不純物ドープを可能とする。
【0027】従って,ゲート電極が形成されていない場
合でも,特別の工程を追加することなくソース,ドレイ
ン領域12,11を形成することができる。なお,かか
る方法によっても,厚いゲート絶縁膜13aを有するM
OSトランジスタ6は精密なセルフアライメントは必ず
しも必要とされないから,位置合わせ精度に関して特に
問題はない。一方,薄いゲート酸化膜3を有するMOS
トランジスタ5はセルフアライメントに形成されるから
精密な位置合せ精度をもって製造することができる。
【0028】本発明の第三の構成は,厚いゲート絶縁膜
13aの形成方法に関し,図1を参照して,すでにゲー
ト電極4迄形成されているMOSトランジスタ5を含め
て基板1全面を覆う絶縁層13を堆積し,その一部を選
択エッチングして厚いゲート絶縁膜13aとするもので
ある。
【0029】かかる絶縁層13はMOSトランジスタの
製造に通常必要なものであり,これにより追加される工
程は選択エッチング工程だけであり,この一工程を追加
することにより,厚いゲート絶縁膜13aを有するMO
Sトランジスタ6を薄いゲート酸化膜3を有するMOS
トランジスタ5と同一基板1上に形成することができ
る。
【0030】本発明の第四の構成は,厚いゲート絶縁膜
の形成方法に関し,図2を参照して,厚いゲート絶縁膜
13aを,その上に堆積される絶縁層13のエッチング
においてストッパの作用をする層として形成し,次いで
絶縁層13を堆積した後,当該絶縁膜13aをストッパ
として絶縁層13をエッチングして当該絶縁膜を表出
し,これをゲート絶縁膜13aとしてその上にゲート電
極を形成する。
【0031】かかるゲート絶縁膜13aとしては,例え
ば絶縁層13として燐ガラスを用いたとき,シリコン基
板1の熱酸化膜,或いは酸化膜の表面に窒化膜を積層し
た膜を用いることができる。
【0032】本構成では,厚いゲート絶縁膜13aは上
記ストッパの効果を有する層の形成時の厚さで略決定さ
れるから,厚いゲート絶縁膜13aの厚さを精密に制御
して形成することができる。
【0033】さらに,厚いゲート絶縁膜13aはストッ
パの作用をもつから,厚いゲート絶縁膜13aを表出す
るためのエッチングを,絶縁層13にコンタクトホール
を形成するエッチングと同時にすることができる。この
ために特別のエッチング工程を追加する必要がなく製造
工程が簡素になる。
【0034】本発明の第五の構成は,厚いゲート絶縁膜
13a及びその上に設けるゲート電極18の形成方法に
関し,厚いゲート絶縁膜13aを基板1上全面に形成し
て.この上に厚いゲート絶縁膜を有するMOSトランジ
スタ6のゲート電極18を形成するものである。なお,
通常はさらに絶縁層13を堆積し,これに設けられたコ
ンタクトホールを通して配線19を形成する。
【0035】本構成では,ゲート絶縁膜13aは絶縁層
13とは別個の工程で形成されるから,厚いゲート絶縁
膜13aをゲート絶縁膜の形成に適した方法,例えば熱
酸化により形成することができ,トラップ等の欠陥を少
なくすることができる。
【0036】また,本構成によれば,絶縁層13のエッ
チングによりゲート絶縁膜13aの膜厚を制御する必要
はないから,第四の構成と同様,厚いゲート絶縁膜13
aの厚さを精密に形成できる。なお,ゲート構造の形成
後の工程においては,厚いゲート絶縁膜13aはゲート
電極18により保護されるから膜厚の変化及び膜質の劣
化を生ずることがない。
【0037】さらに,本構成では,絶縁層13はゲート
電極4,18が全て形成された後に堆積されるから,厚
いゲート絶縁膜13aのエッチング速度が絶縁層13よ
り同じ又は遅い材料,例えば両者を酸化シリコンで構成
することにより,コンタクトホールを,ゲート電極及び
シリコン基板をストッパとする通常のエッチングにより
すべて同時に形成することができる。このときオーバエ
ッチングの問題はないから,製造が容易である。
【0038】
【実施例】本発明を実施例を参照して説明する。本発明
の第一実施例は,図1を参照して,薄いゲート酸化膜3
を有する第一のMOSトランジスタ5が形成される内部
回路7と,第一のMOSトランジスタ5のゲート酸化膜
3より厚いゲート絶縁膜13aを有する第二のMOSト
ランジスタ6を含む入出力回路8とを有する半導体装置
の製造例である。
【0039】先ずシリコン基板1の表面を選択的に熱酸
化して絶縁分離帯2を形成し,絶縁分離帯2により素子
分離され画定された領域をMOSトランジスタ5,6の
形成領域として形成する。
【0040】次いで,そのMOSトランジスタ5,6の
形成領域の表面に薄いゲート酸化膜を例えば厚さ10nm
の酸化膜を熱酸化により形成する。次いで,ゲート電極
材料として例えば厚さ400nmのポリシリコンをCVD
法によりゲート酸化膜3上に堆積し,これをフォトエッ
チングして薄いゲート酸化膜を有するMOSトランジス
タ5のゲート電極4を形成する。
【0041】次いで,図1(b)を参照して,レジスト
をスピン塗布した後,フォトリソグラフィによりパター
ニングし,ドレイン領域11及びソース領域12が開口
しているマスク9を形成する。マスク9は,薄いゲート
酸化膜を有するMOSトランジスタ5のチャネル領域は
ゲート電極4をセルフアライメント用マスクとするよう
に構成され,厚いゲート絶縁膜を有するMOSトランジ
スタ6のチャネル領域はレジストの一部によりマスクさ
れるように構成される。なお,かかるマスクパターンは
通常のMOS集積回路製造において用いられるマスクの
一部を修正することで容易に作成できる。
【0042】次いで,マスク9を用いた選択的イオン注
入によりドレイン,ソース領域11,12を形成する。
次いで,マスク9を除去した後,図1(c)を参照し
て,絶縁層13例えば厚さ800nmの燐ガラスを堆積す
る。
【0043】次いで,図1(d)を参照して,絶縁層1
3上にレジストを堆積し,厚いゲート絶縁膜を有するM
OSトランジスタ6のゲート電極を形成すべき領域に開
口15を設け絶縁層13のエッチング用マスク14を形
成する。
【0044】次いで,マスク14を用いた選択的エッチ
ング例えば異方性イオンエッチングにより,マスク14
の開口15下の絶縁層13を厚いゲート絶縁膜13aの
厚さを残して除去し,厚いゲート絶縁膜を有するMOS
トランジスタ6のゲートが形成されるべき領域において
ゲート絶縁膜13を構成し,かつ基板全面を覆う絶縁体1
3Aを形成する。
【0045】次いで,図1(e)を参照して,マスク1
4を除去し新たに形成したコンタクトホール形成用マス
ク16を用いて,絶縁体13Aにソース,ドレイン領域
12,11と接続するためのコンタクトホール16を開
口する。
【0046】次いで,図1(f)を参照して,基板全面
に配線材料,例えばアルミニュウムを例えばスパッタリ
ング法により堆積し,これをフォトエッチングして,コ
ンタクトホールを埋めてソース,ドレイン領域12,1
1と接続する配線19を形成すると同時に,絶縁層13
の一部をエッチングして形成されたゲート絶縁膜13a
上に厚いゲート絶縁膜を有するMOSトランジスタのゲ
ート電極18を形成する。
【0047】本実施例によれば,ゲート絶縁膜の厚いM
OSトランジスタと薄いMOSトランジスタとを含む半
導体集積回路を,ゲート絶縁膜が同じ厚さのMOSトラ
ンジスタからなる集積回路の製造方法に,ゲート絶縁膜
を形成するための絶縁層のエッチング工程を追加するだ
けで本発明が適用でき,本発明の適用が容易であるとい
う効果を奏する。
【0048】本発明の第二実施例は,図2(a)を参照
して,基板1表面に絶縁分離帯2で分離されたMOSト
ランジスタ形成領域に,ソース,ドレイン領域12,1
1,及び薄い酸化膜3を有するMOSトランジスタ5の
ゲート電極4を,第一実施例と同様の工程により形成す
る。
【0049】次いで,厚いゲート絶縁膜13aを基板上
にゲート電極4,ソース,ドレイン領域12,11を覆
い形成する。ゲート絶縁膜は,例えば厚さ100〜30
0nmの熱酸化膜,あるいはCVD法により堆積した酸化
膜でもよい。さらに,酸化膜の表面に例えば厚さ50nm
の窒化膜をCVD法により堆積することもできる。この
窒化膜は,図2(d)のゲート電極18を設けるために
絶縁層13をエッチングする際のストッパとして作用す
るから,ゲート絶縁膜13aを高い精度で加工する上で
好ましい。
【0050】次いで,図2(c)を参照して,絶縁層1
3として例えば燐ガラスをCVD法より堆積する。次い
で,図2(d)を参照して,絶縁層13を選択的に異方
性イオンエッチングして厚いゲート絶縁膜を有するMO
Sトランジスタのゲート電極18を形成すべき領域のゲ
ート絶縁膜13aを表出する。
【0051】この選択的エッチングにおいて,ゲート絶
縁膜13aを構成する酸化膜は,絶縁層13を構成する
酸化膜よりも緻密なためエッチング速度が遅く,ストッ
パとして作用する。従ってゲート絶縁膜13aの厚さを
精密に形成できる。なお,前記のごとく,表面に窒化膜
を設けることによりこの作用を顕著にすることができ
る。
【0052】さらに,ソース,ドレイン領域12,11
と接続するためのコンタクトホール17を選択的異方性
イオンエッチングにより形成する。この選択的エッチン
グ工程は,絶縁層13にゲート電極18を設けるために
ゲート絶縁膜13aを表出する工程と同一の工程で同時
にすることができる。
【0053】ついで,コンタクトホールを埋めて例えば
アルミニュウムを堆積し,パターニングすることにより
ソース,ドレイン領域12,11と接続する配線19を
形成し,同時に表出されたゲート絶縁膜13a上に厚い
ゲート絶縁膜を有するMOSトランジスタ6のゲート電
極18を形成する。
【0054】本実施例によれば,厚いゲート絶縁層13
aの厚さを精密に形成できる,さらにコンタクトホール
17の形成工程と同時にできるから工程の増加を抑制で
きるという効果を奏する。
【0055】また,ゲート絶縁膜13aをゲート用とし
て優れた特性を持つもの,例えばトラップが少なく耐圧
が高いものとすることが容易である。本発明の第三実施
例は,第一,第二し実施例の改良発明に関し,厚いゲー
ト酸化膜を有するMOSトランジスタのゲート構造の製
造を精密,容易にする方法に関する。
【0056】先ず,図3(a)を参照して,第一,第二
実施例と同様にして,基板1表面に絶縁分離帯2,ソー
ス,ドレイン領域12,11,及び薄い酸化膜3を有す
るMOSトランジスタ5のゲート電極4を形成する。
【0057】次いで,図3(b)を参照して,第二実施
例と同様にしてゲート絶縁膜13aを形成する。次い
で,例えば厚さ500nmのポリシリコン31を堆積す
る。
【0058】次いで,図3(c)を参照して,ポリシリ
コン31をフォトエッチングして厚いゲート絶縁膜を有
するMOSトランジスタ6のゲート電極18を形成す
る。次いで,絶縁層,例えば燐ガラスを堆積する。
【0059】次いで,例えばアルミニュウムを堆積,フ
ォトエッチングしてソース,ドレイン領域,及びゲート
電極4,18(ゲート電極4については図示されていな
い。)と接続する配線19を形成する。
【0060】本実施例によれば,エッチングの際に生ず
る欠陥が厚いゲート絶縁膜に導入されることを回避する
ことができ,品質の良いゲート絶縁膜を形成することが
できる。
【0061】また,ゲート電極18の形成,及び配線1
9のためのコンタクトホールの形成において,全て選択
比の大きな層がストッパとして作用するためエッチング
の深さを精密に制御することができるから,精密な厚さ
と形状を有するゲート構造を容易に形成することができ
る。
【0062】
【発明の効果】本発明によれば,薄いゲート酸化膜を有
するMOSトランジスタのゲート構造は通常のゲートに
適した方法で形成でき,その後はゲート電極により保護
されるから,薄いゲート酸化膜を有するMOSトランジ
スタのゲート酸化膜の厚さの精度及び品質を損なうこと
なく,厚いゲート絶縁膜を有するMOSトランジスタを
形成することができるので半導体装置の性能向上に寄与
するところが大きい。
【図面の簡単な説明】
【図1】 本発明の第一実施例工程図
【図2】 本発明の第二実施例工程図
【図3】 本発明の第三実施例工程図
【図4】 従来技術の実施例工程図
【図5】 従来技術の他の実施例工程図
【符号の説明】
1 基板 2 絶縁分離帯 3,43,44 ゲート酸化膜 4,18 ゲート電極 5,6 MOSトランジスタ 7 内部回路領域 8 入出力回路領域 9 マスク 10 チャネル形成領域 11 ドレイン領域 12 ソース領域 13 絶縁層 13a,41,47 ゲート絶縁膜 13A 絶縁体 14 エッチング用マスク 15 開口 16 コンタクトホール形成用マスク 17 コンタクトホール 19 配線 31 ポリシリコン層 42 レジストマスク 45 酸化防止マスク 46 熱酸化膜

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板(1)上に第一のMOSトラ
    ンジスタ(5)と,該第一のMOSトランジスタ(5)
    のゲート酸化膜(3)より厚いゲート絶縁膜を有する第
    二のMOSトランジスタ(6)とを含む半導体装置の製
    造方法において, 該基板(1)表面に画定された該第一及び該第二のMO
    Sトランジスタ(5,6)が形成されるべき領域の表面
    にゲート酸化膜(3)を形成する工程と, 該ゲート酸化膜(3)上に該第一のMOSトランジスタ
    (5)のゲート電極(4)を形成する工程と, 該第一及び該第二のMOSトランジスタ(5,6)のソ
    ース及びドレインが形成されるべき領域(12,11)
    に不純物を選択的に添加して該ソース領域(12)及び
    該ドレイン領域(11)を形成する工程と, 該第一のMOSトランジスタ(5)のゲート電極(4)
    を形成する工程及び該ソース領域(12)及び該ドレイ
    ン領域(11)を形成する工程を経た後,該第二のMO
    Sトランジスタ(6)のゲート電極(18)が形成され
    るべき領域において該第二のMOSトランジスタ(6)
    のゲート絶縁膜(13a)を構成し,かつ該第一及び該
    第二のMOSトランジスタ(5,6)が形成されるべき
    領域を覆い該基板上に形成された絶縁体(13A)を設
    ける工程と, 該ゲート絶縁膜(13a)上に該第二のMOSトランジ
    スタ(6)のゲート電極(18)を形成する工程とを有
    することを特徴とする半導体装置の製造方法。
  2. 【請求項2】 請求項1記載の半導体装置の製造方法に
    おいて, 該ソース領域(12)及び該ドレイン領域(11)を形
    成する請求項1記載の工程は, 該第一のMOSトランジスタ(5)のゲート電極(4)
    を形成する請求項1記載の工程の後, 該第二のMOSトランジスタ(6)のチャネルが形成さ
    れるべき領域(10)を覆い,かつ該第一及び該第二の
    MOSトランジスタ(5,6)のソース及びドレインが
    形成されるべき領域(12,11)が開口しているマス
    ク(9)を用いて不純物を添加し該ソース領域(12)
    及び該ドレイン領域(11)を形成する工程を有してな
    ることを特徴とする半導体装置の製造方法。
  3. 【請求項3】 請求項1又は請求項2記載の半導体装置
    の製造方法において, 該絶縁体(13A)を設ける請求項1記載の工程は, 該基板(1)上全面に絶縁層(13)を堆積する工程
    と, 該絶縁層(13)の該第二のMOSトランジスタ(6)
    のゲート電極(18)が形成されるべき領域に堆積した
    部分を選択的にエッチングして薄くし該第二のMOSト
    ランジスタ(6)のゲート絶縁膜(13a)を形成する
    ことにより,該絶縁層(13)を該絶縁体(13A)に
    形成する工程とを有してなり, 該第二のMOSトランジスタ(6)のゲート電極(1
    8)を形成する請求項1記載の工程は, 該絶縁体(13A)に該ソース及び該ドレイン領域(1
    2,11)とオーミック接続するためのコンタクトホー
    ル(17)を形成する工程と, 該コンタクトホール(17)を埋めて該ソース領域(1
    2)及び該ドレイン領域(11)に接続する配線(1
    9)と,並びに該絶縁層(13)を選択的にエッチング
    した領域に残された該絶縁層(13a)表面に該第二の
    MOSトランジスタ(6)のゲート電極(18)とを同
    時に形成する工程とを有してなることを特徴とする半導
    体装置の製造方法。
  4. 【請求項4】 請求項3記載の半導体装置の製造方法に
    おいて, 該絶縁体(13A)を設ける請求項3記載の工程に代え
    て, 該第二のMOSトランジスタ(6)のチャネルが形成さ
    れるべき領域(10)上にゲート絶縁膜(13a)を形
    成する工程と, 次いで,該基板(1)上全面に該ゲート絶縁膜(13
    a)よりもエッチング速度が速い絶縁層(13)を堆積
    する工程と, 該絶縁層の該第二のMOSトランジスタのゲート電極が
    形成されるべき領域を該ゲート絶縁膜(13a)をスト
    ッパとする選択的エッチングにより除去し該ゲート絶縁
    膜(13a)を表出して該絶縁体(13A)を形成する
    工程とを有することを特徴とする半導体装置の製造方
    法。
  5. 【請求項5】 請求項1又は請求項2記載の半導体装置
    の製造方法において, 該絶縁体(13A)を設ける請求項1又は請求項2記載
    の工程,及び該ゲート絶縁膜(13a)上に該第二のM
    OSトランジスタ(6)のゲート電極(18)を形成す
    る請求項1又は請求項2記載の工程は, 該基板(1)上全面にゲート絶縁膜(13a)を形成す
    る工程と, 該ゲート絶縁膜(13a)上に該第二のMOSトランジ
    スタ(6)のゲート電極(18)を形成する工程と, 次いで,該基板(1)上全面に絶縁層(13)を堆積す
    る工程と, 次いで,該絶縁層に設けられたコンタクトホールを通し
    て,該第一及び第二のMOSトランジスタ(5,6)の
    ゲート電極(4,18),該ソース領域(12)並びに
    該ドレイン領域(11)と接続する配線(19)を設け
    る工程とを有してなることを特徴とする半導体装置の製
    造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010153891A (ja) * 1996-04-08 2010-07-08 Renesas Electronics Corp 半導体集積回路装置

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