JPH04318938A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Landscapes
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- Recrystallisation Techniques (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌ
ａｔｏｒ） 膜に形成されたＭＯＳ ＦＥＴ のソース
ドレイン電極の形成方法に関する。
係り，特にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌ
ａｔｏｒ） 膜に形成されたＭＯＳ ＦＥＴ のソース
ドレイン電極の形成方法に関する。
【０００２】半導体装置の高速化，高性能化に伴いＳＯ
Ｉ 素子が用いられるようになってきたが，ＳＯＩ 膜
（素子形成膜）に形成されたＭＯＳ ＬＳＩ の性能を
十分発揮するためにはＳＯＩ 膜を極端に薄くする必要
がある。
Ｉ 素子が用いられるようになってきたが，ＳＯＩ 膜
（素子形成膜）に形成されたＭＯＳ ＬＳＩ の性能を
十分発揮するためにはＳＯＩ 膜を極端に薄くする必要
がある。
【０００３】このためＳＯＩ 膜を薄くすると， 電極
形成の窓開けの際にＳＯＩ 膜をもエッチングしてしま
い，コンタクトがとれなくなるという問題が生じていた
。本発明はこの問題に対応した製造方法として利用する
ことができる。
形成の窓開けの際にＳＯＩ 膜をもエッチングしてしま
い，コンタクトがとれなくなるという問題が生じていた
。本発明はこの問題に対応した製造方法として利用する
ことができる。
【０００４】
【従来の技術】ＳＯＩ 素子の性能を十分に引き出すた
めにはＳＯＩ 膜の厚さを数１００ Å以下にする必要
がある。
めにはＳＯＩ 膜の厚さを数１００ Å以下にする必要
がある。
【０００５】この薄いＳＯＩ 膜内にソースドレインを
形成し，ＳＯＩ 膜上に形成された絶縁膜に窓開けして
ソースドレイン電極を形成しなければならない。ところ
が絶縁膜をエッチングして窓開けを行う際に， 下地の
ＳＯＩ 膜が薄いためこの膜もエッチングされて無くな
ってしまい， 電極のコンタクト不良を生じていた。
形成し，ＳＯＩ 膜上に形成された絶縁膜に窓開けして
ソースドレイン電極を形成しなければならない。ところ
が絶縁膜をエッチングして窓開けを行う際に， 下地の
ＳＯＩ 膜が薄いためこの膜もエッチングされて無くな
ってしまい， 電極のコンタクト不良を生じていた。
【０００６】これを防ぐためには，絶縁膜の厚さのバラ
ツキ， エッチングレートのバラツキ， 絶縁膜とＳＯ
Ｉ 膜とのエッチング選択比等の問題点を解決しなけれ
ばならないが， 簡単に行えるものではなかった。
ツキ， エッチングレートのバラツキ， 絶縁膜とＳＯ
Ｉ 膜とのエッチング選択比等の問題点を解決しなけれ
ばならないが， 簡単に行えるものではなかった。
【０００７】図３は従来例の問題点を説明する断面図で
ある。図において，１は支持基板でシリコン（Ｓｉ）基
板，２はＳＯＩ 絶縁膜，３はＳＯＩ 膜で素子形成用
ｐ型シリコン（ｐ−Ｓｉ）膜，３Ａは ｎ＋ 型ソース
ドレイン領域， ４はゲート絶縁膜，５はゲート，６は
被覆絶縁膜で気相成長（ＣＶＤ） による二酸化シリコ
ン（ＳｉＯ２）膜である。
ある。図において，１は支持基板でシリコン（Ｓｉ）基
板，２はＳＯＩ 絶縁膜，３はＳＯＩ 膜で素子形成用
ｐ型シリコン（ｐ−Ｓｉ）膜，３Ａは ｎ＋ 型ソース
ドレイン領域， ４はゲート絶縁膜，５はゲート，６は
被覆絶縁膜で気相成長（ＣＶＤ） による二酸化シリコ
ン（ＳｉＯ２）膜である。
【０００８】図は，素子形成された基板上全面にＳｉＯ
２膜２を成長し，ソースドレイン領域３Ａ上のＳｉＯ２
膜６を開口するエッチングの際に，ソースドレイン領域
３Ａが同時にエッチング除去されてしまった状態を示し
ている。
２膜２を成長し，ソースドレイン領域３Ａ上のＳｉＯ２
膜６を開口するエッチングの際に，ソースドレイン領域
３Ａが同時にエッチング除去されてしまった状態を示し
ている。
【０００９】
【発明が解決しようとする課題】ソースドレイン電極の
コンタクトがとれないのは，ＳＯＩ 膜が薄いため電極
窓エッチングの際にエッチングされてしまうためである
ので，この問題を解決するにはＳＯＩ 膜を厚くすれば
よい。
コンタクトがとれないのは，ＳＯＩ 膜が薄いため電極
窓エッチングの際にエッチングされてしまうためである
ので，この問題を解決するにはＳＯＩ 膜を厚くすれば
よい。
【００１０】しかし，ＳＯＩ 膜を厚くすると前記のよ
うにＳＯＩ ＭＯＳ ＦＥＴ の性能（伝達コンタクト
ｇｍ ， ソースドレイン耐圧， サブスレッショルド
係数） を十分に引き出すことができない。
うにＳＯＩ ＭＯＳ ＦＥＴ の性能（伝達コンタクト
ｇｍ ， ソースドレイン耐圧， サブスレッショルド
係数） を十分に引き出すことができない。
【００１１】この矛盾を解決するためには，ソースドレ
インの電極窓開けを行う部分のＳＯＩ膜上の絶縁膜の厚
さをＳＯＩ 膜と同程度にすれば， エッチングの際に
ＳＯＩ 膜を残すことは可能である。
インの電極窓開けを行う部分のＳＯＩ膜上の絶縁膜の厚
さをＳＯＩ 膜と同程度にすれば， エッチングの際に
ＳＯＩ 膜を残すことは可能である。
【００１２】しかしながら，この場合絶縁膜を薄くする
と， ＳＯＩ 膜とその上を通過する配線間の静電容量
が大きくなるという問題が生ずる。本発明はＳＯＩ Ｍ
ＯＳ ＦＥＴ の電極窓開けの際にＳＯＩ 膜の浸食を
防ぎ，電極コンタクトを安定化させることを目的とする
。
と， ＳＯＩ 膜とその上を通過する配線間の静電容量
が大きくなるという問題が生ずる。本発明はＳＯＩ Ｍ
ＯＳ ＦＥＴ の電極窓開けの際にＳＯＩ 膜の浸食を
防ぎ，電極コンタクトを安定化させることを目的とする
。
【００１３】
【課題を解決するための手段】上記課題の解決は，１）
支持基板（１） 上にＳＯＩ 絶縁膜（２） を介して
素子形成用のＳＯＩ 膜（３）が積層されたＳＯＩ 基
板を用い， 該ＳＯＩ 膜（３）上に絶縁膜（７） を
被着し，該絶縁膜（７） に１回目の電極窓開けを行い
該ＳＯＩ 膜（３）を露出させる工程と，次に， 該Ｓ
ＯＩ 膜（３）上の該電極窓を含む領域に導電膜（８）
を形成する工程と， 次に， 該ＳＯＩ 膜（３）上
に該絶縁膜（７） より厚い厚さを有する被覆絶縁膜（
６） を被着し， 該導電膜（８） 上の該被覆絶縁膜
（６） に２回目の電極窓開けを行い該導電膜（８）
を露出させる工程とを有する半導体装置の製造方法，あ
るいは， ２）前記絶縁膜（７） の厚さは前記ＳＯＩ 膜（３）
の厚さの５倍以下である前記１）記載の半導体装置の製
造方法，あるいは ３）前記導電膜（８） は前記被覆絶縁膜（６） より
同一エッチング条件に対しエッチングレートが小さい物
質である前記１）あるいは２）記載の半導体装置の製造
方法により達成される。
支持基板（１） 上にＳＯＩ 絶縁膜（２） を介して
素子形成用のＳＯＩ 膜（３）が積層されたＳＯＩ 基
板を用い， 該ＳＯＩ 膜（３）上に絶縁膜（７） を
被着し，該絶縁膜（７） に１回目の電極窓開けを行い
該ＳＯＩ 膜（３）を露出させる工程と，次に， 該Ｓ
ＯＩ 膜（３）上の該電極窓を含む領域に導電膜（８）
を形成する工程と， 次に， 該ＳＯＩ 膜（３）上
に該絶縁膜（７） より厚い厚さを有する被覆絶縁膜（
６） を被着し， 該導電膜（８） 上の該被覆絶縁膜
（６） に２回目の電極窓開けを行い該導電膜（８）
を露出させる工程とを有する半導体装置の製造方法，あ
るいは， ２）前記絶縁膜（７） の厚さは前記ＳＯＩ 膜（３）
の厚さの５倍以下である前記１）記載の半導体装置の製
造方法，あるいは ３）前記導電膜（８） は前記被覆絶縁膜（６） より
同一エッチング条件に対しエッチングレートが小さい物
質である前記１）あるいは２）記載の半導体装置の製造
方法により達成される。
【００１４】
【作用】図１は本発明の原理説明図である。図において
，１は支持基板でＳｉ基板，２はＳＯＩ 絶縁膜，３は
ＳＯＩ 膜で素子形成用ｐ−Ｓｉ膜，３Ａは ｎ＋ 型
ソースドレイン領域， ４はゲート絶縁膜，５はゲート
，６は被覆絶縁膜で例えばＣＶＤ ＳｉＯ２膜，７はＳ
ＯＩ 膜と同程度に薄い絶縁膜で例えばＣＶＤ ＳｉＯ
２膜，８は電極窓を覆ってパターニングされた導電膜で
ある。
，１は支持基板でＳｉ基板，２はＳＯＩ 絶縁膜，３は
ＳＯＩ 膜で素子形成用ｐ−Ｓｉ膜，３Ａは ｎ＋ 型
ソースドレイン領域， ４はゲート絶縁膜，５はゲート
，６は被覆絶縁膜で例えばＣＶＤ ＳｉＯ２膜，７はＳ
ＯＩ 膜と同程度に薄い絶縁膜で例えばＣＶＤ ＳｉＯ
２膜，８は電極窓を覆ってパターニングされた導電膜で
ある。
【００１５】本発明は図示の構造を持つため次の理由に
より，ＳＯＩ 膜の浸食を防止し，電極コンタクトを完
全なものとしている。 （１） ＳＯＩ 膜上で最初に窓開けされる絶縁膜７は
ＳＯＩ 膜と同程度に薄いのでＳＯＩ 膜がエッチング
の際に浸食されることはない。 （２） 導電膜８は被覆絶縁膜６よりエッチングレート
の小さい材質を選び，かつＳＯＩ 膜３より厚く作成す
ることができるので，被覆絶縁膜６を厚くしても，導電
膜８がエッチングストッパの役目をするため，ＳＯＩ
膜３は保護されて浸食されることはない。
より，ＳＯＩ 膜の浸食を防止し，電極コンタクトを完
全なものとしている。 （１） ＳＯＩ 膜上で最初に窓開けされる絶縁膜７は
ＳＯＩ 膜と同程度に薄いのでＳＯＩ 膜がエッチング
の際に浸食されることはない。 （２） 導電膜８は被覆絶縁膜６よりエッチングレート
の小さい材質を選び，かつＳＯＩ 膜３より厚く作成す
ることができるので，被覆絶縁膜６を厚くしても，導電
膜８がエッチングストッパの役目をするため，ＳＯＩ
膜３は保護されて浸食されることはない。
【００１６】このため，電極のコンタクト抵抗が低くな
り，安定化される。ここで，被覆絶縁膜６として通常使
用されるＳｉＯ２膜やりん珪酸ガラス（ＰＳＧ） 膜等
を選んだときは，導電膜８はポリシリコン，ポリシリコ
ン／Ａｌ， Ｔｉ／ＴｉＮ， Ｗ， Ｍｏ， ＷＳｉ，
ＭｏＳｉ， ＰｔＳｉ， ＴｉＳｉ， Ａｌ， Ａｌ
Ｓｉ，Ｓｉ， Ｇｅ， ＳｉＧｅ等の単体またはこれら
の組み合わせ材料を使用する。
り，安定化される。ここで，被覆絶縁膜６として通常使
用されるＳｉＯ２膜やりん珪酸ガラス（ＰＳＧ） 膜等
を選んだときは，導電膜８はポリシリコン，ポリシリコ
ン／Ａｌ， Ｔｉ／ＴｉＮ， Ｗ， Ｍｏ， ＷＳｉ，
ＭｏＳｉ， ＰｔＳｉ， ＴｉＳｉ， Ａｌ， Ａｌ
Ｓｉ，Ｓｉ， Ｇｅ， ＳｉＧｅ等の単体またはこれら
の組み合わせ材料を使用する。
【００１７】
【実施例】図２ （Ａ）〜（Ｃ） は本発明の一実施例
を説明する断面図である。図２（Ａ） において，基板
内に酸素イオン（Ｏ＋ ）を注入してＳＯＩ 絶縁膜２
を形成し厚さ ５００Åの ｐ−Ｓｉ からなるＳＯＩ
膜を有するＳＩＭＯＸ 基板を用いて， ＳＯＩ 膜
３をエッチングにより素子分離を行う。
を説明する断面図である。図２（Ａ） において，基板
内に酸素イオン（Ｏ＋ ）を注入してＳＯＩ 絶縁膜２
を形成し厚さ ５００Åの ｐ−Ｓｉ からなるＳＯＩ
膜を有するＳＩＭＯＸ 基板を用いて， ＳＯＩ 膜
３をエッチングにより素子分離を行う。
【００１８】素子領域内のＳＯＩ 膜３に通常の方法に
よりＭＯＳ ＦＥＴ を形成する。すなわち， ゲート
絶縁膜４上に形成されたゲート５に自己整合してｎ型不
純物を導入してソースドレイン領域３Ａを形成する。
よりＭＯＳ ＦＥＴ を形成する。すなわち， ゲート
絶縁膜４上に形成されたゲート５に自己整合してｎ型不
純物を導入してソースドレイン領域３Ａを形成する。
【００１９】つぎに， 基板上に厚さ１０００ÅのＣＶ
Ｄ ＳｉＯ２膜７を成長し，ソースドレイン領域３Ａ上
のこの膜に１回目の窓開けを行う。この際，厚さ１００
０ÅのＣＶＤ ＳｉＯ２膜７は厚さ ５００ÅのＳＯＩ
膜３に比し極端に厚くないため，ＳＯＩ 膜３はほと
んどエッチングされないで窓開けされる。
Ｄ ＳｉＯ２膜７を成長し，ソースドレイン領域３Ａ上
のこの膜に１回目の窓開けを行う。この際，厚さ１００
０ÅのＣＶＤ ＳｉＯ２膜７は厚さ ５００ÅのＳＯＩ
膜３に比し極端に厚くないため，ＳＯＩ 膜３はほと
んどエッチングされないで窓開けされる。
【００２０】本発明者の実験結果によると， ＣＶＤ
ＳｉＯ２膜７の厚さはＳＯＩ 膜３の厚さの５倍以下で
あれば，窓開けエッチングの際にＳＯＩ 膜３を残すこ
とができる。図２（Ｂ） において，ＣＶＤ法を用い，
ｎ型不純物をドープして厚さ１０００Åのポリシリコ
ン膜を基板上全面に成長し，パターニングして電極窓を
含む領域を残しポリシリコン膜からなる導電膜８を形成
する。
ＳｉＯ２膜７の厚さはＳＯＩ 膜３の厚さの５倍以下で
あれば，窓開けエッチングの際にＳＯＩ 膜３を残すこ
とができる。図２（Ｂ） において，ＣＶＤ法を用い，
ｎ型不純物をドープして厚さ１０００Åのポリシリコ
ン膜を基板上全面に成長し，パターニングして電極窓を
含む領域を残しポリシリコン膜からなる導電膜８を形成
する。
【００２１】図２（Ｃ） において，基板上に被覆絶縁
膜として厚さ４０００ÅのＣＶＤ ＳｉＯ２膜６を成長
し，導電膜８上のこの膜に２回目の窓開けを行う。この
場合，厚さ４０００ÅのＣＶＤ ＳｉＯ２膜６をエッチ
ングしても，ＳＯＩ 膜は浸食されない。
膜として厚さ４０００ÅのＣＶＤ ＳｉＯ２膜６を成長
し，導電膜８上のこの膜に２回目の窓開けを行う。この
場合，厚さ４０００ÅのＣＶＤ ＳｉＯ２膜６をエッチ
ングしても，ＳＯＩ 膜は浸食されない。
【００２２】ＳｉＯ２のエッチング条件は， 例えばつ
ぎのようである。 反応ガス： ＣＦ４＋ＣＨＦ３ （１００ ＳＣＣＭ＋
１００ ＳＣＣＭ）ガス圧力： ０．４ Ｔｏｒｒ ＲＦ 電力： ８００ Ｗ この後， 配線を行ってＬＳＩ を完成させる。
ぎのようである。 反応ガス： ＣＦ４＋ＣＨＦ３ （１００ ＳＣＣＭ＋
１００ ＳＣＣＭ）ガス圧力： ０．４ Ｔｏｒｒ ＲＦ 電力： ８００ Ｗ この後， 配線を行ってＬＳＩ を完成させる。
【００２３】実施例ではｎチャネルＦＥＴ について説
明したが， ｐチャネルＦＥＴ についても，ＣＭＯＳ
ＬＳＩについても本発明は適用可能である。また，
実施例ではＳＩＭＯＸ 基板について説明したが，本発
明は貼り合わせＳＯＩ 基板に対しても適用可能である
。
明したが， ｐチャネルＦＥＴ についても，ＣＭＯＳ
ＬＳＩについても本発明は適用可能である。また，
実施例ではＳＩＭＯＸ 基板について説明したが，本発
明は貼り合わせＳＯＩ 基板に対しても適用可能である
。
【００２４】
【発明の効果】ＳＯＩ ＭＯＳ ＦＥＴ の電極窓開け
の際にＳＯＩ 膜の浸食を防止でき，電極のコンタクト
抵抗を低くでき，かつ安定化させることができた。
の際にＳＯＩ 膜の浸食を防止でき，電極のコンタクト
抵抗を低くでき，かつ安定化させることができた。
【００２５】この結果， ＳＯＩ ＬＳＩ の製造を安
定化し，製造歩留の向上に寄与することができた。
定化し，製造歩留の向上に寄与することができた。
【図１】 本発明の原理説明図
【図２】 本発明の一実施例を説明する断面図
【図３
】 従来例の問題点を説明する断面図
】 従来例の問題点を説明する断面図
１ 支持基板でＳｉ基板
２ ＳＯＩ 絶縁膜
３ ＳＯＩ 膜で素子形成用ｐ−Ｓｉ膜３Ａ ｎ
＋ 型ソースドレイン領域４ ゲート絶縁膜 ５ ゲート
＋ 型ソースドレイン領域４ ゲート絶縁膜 ５ ゲート
Claims (3)
- 【請求項１】 支持基板（１） 上にＳＯＩ 絶縁膜
（２） を介して素子形成用のＳＯＩ膜（３）が積層さ
れたＳＯＩ 基板を用い，該ＳＯＩ 膜（３）上に絶縁
膜（７） を被着し，該絶縁膜（７） に１回目の電極
窓開けを行い該ＳＯＩ 膜（３）を露出させる工程と，
次に， 該ＳＯＩ 膜（３）上の該電極窓を含む領域に
導電膜（８） を形成する工程と，次に， 該ＳＯＩ
膜（３）上に該絶縁膜（７） より厚い厚さを有する被
覆絶縁膜（６） を被着し， 該導電膜（８） 上の該
被覆絶縁膜（６） に２回目の電極窓開けを行い該導電
膜（８） を露出させる工程とを有することを特徴とす
る半導体装置の製造方法。 - 【請求項２】 前記絶縁膜（７） の厚さは前記ＳＯ
Ｉ 膜（３）の厚さの５倍以下であることを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記導電膜（８） は前記被覆絶縁膜
（６） より同一エッチング条件に対しエッチングレー
トが小さい物質であることを特徴とする請求項１あるい
は２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8641091A JPH04318938A (ja) | 1991-04-18 | 1991-04-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8641091A JPH04318938A (ja) | 1991-04-18 | 1991-04-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04318938A true JPH04318938A (ja) | 1992-11-10 |
Family
ID=13886100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8641091A Withdrawn JPH04318938A (ja) | 1991-04-18 | 1991-04-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04318938A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002270853A (ja) * | 2001-03-13 | 2002-09-20 | Matsushita Electric Ind Co Ltd | Ｔｆｔ型液晶表示装置およびその製造方法 |
| JP2006032542A (ja) * | 2004-07-14 | 2006-02-02 | Seiko Instruments Inc | 半導体装置の製造方法 |
-
1991
- 1991-04-18 JP JP8641091A patent/JPH04318938A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002270853A (ja) * | 2001-03-13 | 2002-09-20 | Matsushita Electric Ind Co Ltd | Ｔｆｔ型液晶表示装置およびその製造方法 |
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