JP3282417B2

JP3282417B2 - 半導体装置とその製法

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Publication number: JP3282417B2
Application number: JP31850594A
Authority: JP
Inventors: 武山崎
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Priority date: 1994-12-21
Filing date: 1994-12-21
Publication date: 2002-05-13
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Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置、特に共通
の半導体基板に低電圧トランジスタと、中耐圧トランジ
スタを有する半導体装置とその製法に係わる。

【０００２】

【従来の技術】マイクロコントローラは、いわゆるＩ／
Ｏ（インプット／アウトプット）ポートを通して外部機
器例えば液晶表示装置、蛍光表示管あるいはサーボモー
タ等をコントロールしているが、このＩ／Ｏポートは、
外部の高電圧が直接掛かっても破壊されないように高耐
圧トランジスタが用いられている。

【０００３】ところで、液晶表示装置、サーボモータ等
の外部機器の制御には、１２Ｖ程度の例えばｎチャネル
型の中耐圧絶縁ゲート（ＭＯＳ）型トランジスタ（以下
中耐圧トランジスタという）が必要となる。これらの中
耐圧トランジスタは、半導体チップ上ではドレイン端子
が未接続となっているため、オープンドレイン型と呼ば
れている。これらの中耐圧トランジスタをＣＰＵ（セン
トラルプロセッシングユニット）やロジックと同一
半導体チップ上に形成することにより、マイクロコント
ローラの付加価値が上がることになる。

【０００４】図８は、ＮＯＤ（ｎチャネルオフセット
ドレイン）型のオープンドレイン型中耐圧トランジス
タの概略断面図を示し、このトランジスタにおいては、
シリコン半導体基板１の表面のトランジスタ形成部以外
に局部的熱酸化いわゆる LOCOS（Local Oxidation of S
ilicon）による素子分離絶縁層２が形成され、中耐圧ト
ランジスタの形成部に、表面熱酸化によってＳｉＯ₂ゲ
ート絶縁膜３が形成される。また、シリコン半導体基板
１の中耐圧トランジスタの形成部には、イオン注入によ
ってｐ型のウエル領域４が形成され、例えばこのウエル
領域４のイオン注入と同一マスクによってイオン注入さ
れたチャネルストップ領域５が形成される。

【０００５】ゲート絶縁膜３上にはゲート電極６が形成
される。このゲート電極６は、例えば不純物ドープがな
された多結晶シリコン層６Ａ上に高融点金属層６Ｂが形
成されてなる。このゲート電極６をマスクとしてイオン
注入によってウエル領域４上の基板表面に臨んでソース
およびドレインの各低濃度領域７ｓおよび７ｄが形成さ
れる。また、ゲート電極６の形成部を挟んでその両側に
それぞれ低濃度領域７ｓおよび７ｄを介して高濃度領域
８ｓおよび８ｄが形成されたソース領域およびドレイン
領域が形成される。

【０００６】また、ゲート電極６下には、イオン注入に
よる不純物ドープがなされたしきい値電圧Ｖ_th調整の領
域（以下Ｖ／Ａ領域という）９が形成される。

【０００７】図９は、ＬＯＤ（LOCOS オフセットドレ
イン）型の中耐圧トランジスタの概略断面図を示し、図
９において、図８と対応する部分には同一符号を付して
重複説明を省略する。

【０００８】ところで、従来、この中耐圧トランジスタ
部分の作製は、独自のプロセスで作製するものであっ
て、このためにこの中耐圧トランジスタを含んだマイク
ロコントローラは、その製造工程数が多くなり、コスト
が高くなるという問題がある。すなわち、この中耐圧ト
ランジスタにおいては、そのゲート絶縁膜に、直接高電
圧が掛かっても、このゲート絶縁膜が破壊されることが
ないように、このゲート絶縁膜の膜厚を厚くする必要が
あることから、この中耐圧トランジスタのゲート絶縁膜
を形成するための独自の煩雑な付加工程をとる必要が生
じてくるものである。

【０００９】この中耐圧トランジスタを形成するための
付加工程を図１０Ａ〜図１１Ｂを参照して説明する。こ
の場合、図１０Ａに示すように、例えばシリコン半導体
基板１の、低電圧Ｖ_ccが印加される低電圧トランジスタ
および中耐圧トランジスタ等の互いに分離して形成すべ
き各トランジスタの形成部間に厚い素子分離絶縁層２を
局部的熱酸化いわゆる LOCOS（Local Oxidation of Sil
icon）によって形成する。そして、この素子分離絶縁層
２が形成されていない素子分離絶縁層２よって分離され
たトランジスタ形成部のシリコン半導体基板１の表面を
熱酸化して第１の酸化膜１１を形成する。

【００１０】図１０Ｂに示すように、中耐圧トランジス
タの形成部上をフォトレジスト１０によって覆う。

【００１１】図１１Ａに示すように、フォトレジスト１
０をエッチングマスクとして低電圧トランジスタの形成
部上の第１の酸化膜１１をエッチング除去する。

【００１２】図１１Ｂに示すように、フォトレジスト１
０を除去し、再びシリコン半導体基板１の表面を熱酸化
して第２の酸化膜１２を形成する。このようにすると、
低電圧トランジスタの形成部表面には第２の酸化膜１２
のみによる低電圧トランジスタの薄いゲート絶縁膜が形
成され、中耐圧トランジスタのトランジスタには、第１
および第２の酸化膜１１および１２の重ね合わせによる
厚いゲート絶縁膜が形成される。

【００１３】このように、低電圧トランジスタと、中耐
圧トランジスタとを共通の半導体基板１に形成する場
合、各トランジスタの各ゲート絶縁膜を形成するため
に、第２の酸化膜１２を選択された位置に形成するため
の所定のパターンのフォトレジスト１０を形成する工
程、このフォトレジスト１０をマスクとして第１の酸化
膜１１をエッチングする工程、更に第２の酸化膜１２を
形成する工程が付加されるものであり、そのエッチング
工程および第２の酸化膜の工程が増加することは著しく
作業が煩雑となり、量産性を阻害する。

【００１４】また、この方法による場合、図１１Ａでの
エッチング工程で、素子分離絶縁層２の一部がエッチン
グされることによって、この素子分離絶縁層２の一部２
ａが肉薄となることから最終的に形成される低電圧トラ
ンジスタにおける寄生トランジスタのしきい値電圧Ｖ_th
が低下し、パンチスルー耐圧の低下を来すという問題が
生じる。

【００１５】

【発明が解決しようとする課題】本発明は、共通の半導
体基板に中耐圧トランジスタと低電圧トランジスタが形
成される半導体装置において、上述した寄生トランジス
タのパンチスルー耐圧の低下の問題の解決をはかる。

【００１６】

【課題を解決するための手段】本発明は、図１にその一
例の概略断面図を示すように、半導体基板２１に低電圧
トランジスタ（図１に示す例ではｐチャネルの低電圧ト
ランジスタ４７）と、中耐圧トランジスタ２２とが形成
され、中耐圧トランジスタ２２は、そのゲート電極３７
が、両トランジスタ４７および２２のゲート絶縁膜２３
に比し大なる厚さを有し、半導体基板２１の表面に形成
された絶縁層２６上に跨がって形成され、ドレイン領域
２４が絶縁層２６下に形成されて成る半導体装置にあっ
て、その低電圧トランジスタ４７と、中耐圧トランジス
タ２２の各ゲート絶縁膜２３を、同一構成による同一厚
さを有するゲート絶縁膜によって構成する。そして、中
耐圧トランジスタ２２の、絶縁層２６下に形成されたド
レイン領域２４のゲート側に、このゲート側の不純物濃
度を所定の濃度に設定する濃度調整領域３３を構成する
イオン注入領域が形成された構成とするものである。

【００１７】また、本発明による半導体装置の製法は、
上述した半導体基板２１に低電圧トランジスタ例えばｐ
チャネル低電圧トランジスタ４７と、中耐圧トランジス
タ２２とを形成する半導体装置の製法であって、その中
耐圧トランジスタ２２と低電圧トランジスタ４７との各
ゲート絶縁膜２３を同時に形成する工程を有するもので
ある。

【００１８】更に、本発明製法においては、その中耐圧
トランジスタ２２のドレイン領域のゲート側の不純物濃
度を所定の濃度に設定するイオン注入工程を有する。

【００１９】

【作用】上述の本発明装置によれば、中耐圧トランジス
タ２２と、低電圧トランジスタの各ゲート絶縁膜２３と
を同一構成による共通の構成、すなわち同一材料、厚さ
としたので、上述の本発明製法におけるように、その各
ゲート絶縁膜２３を同一工程で形成できることから、前
述の従来方法におけるように、低電圧トランジスタのゲ
ート絶縁膜と、中耐圧トランジスタのゲート絶縁膜とを
形成するための２回のゲート絶縁膜を形成するための酸
化工程の必要を回避でき、また低電圧トランジスタの形
成部において先のゲート絶縁膜の一部をエッチング除去
する工程を回避できる。

【００２０】また、このエッチングのために、素子分離
絶縁層の一部が肉薄となることを回避できる。

【００２１】また、本発明においては、中耐圧トランジ
スタ２２のドレイン領域のゲート側の濃度の設定をイオ
ン注入工程の付加によって行うものである。つまり、こ
のようにしてドレイン領域のゲート側に濃度調整領域３
３を形成するものであり、このようにしてドレイン領域
のゲート側に濃度調整領域３３を形成するものであり、
このようにすることによって、中耐圧トランジスタ２２
のゲート絶縁膜２３を低電圧トランジスタのゲート絶縁
膜と同一構成、同一形成するにも拘わらず、中耐圧トラ
ンジスタの耐圧を十分保持できるものである。

【００２２】

【実施例】本発明による半導体装置の一実施例を得る本
発明製法の一実施例を図２〜図６の工程図を参照して説
明する。

【００２３】この例では、共通の半導体基板２１に、ｎ
チャネル低電圧トランジスタとｐチャネル低電圧トラン
ジスタとオープンドレイン型のｎチャネル中耐圧トラン
ジスタとが形成される半導体装置に本発明を適用した場
合である。

【００２４】先ず図２Ａに示すように、例えばｐ型の比
抵抗が８〜１２Ωcmのシリコン半導体基板２１を用意
し、その一主面上の、各回路素子の形成部間（この例で
は、上述の各トランジスタの形成部間）と、更にこの例
においては、そのオープンドレイン型ｎチャネル中耐圧
トランジスタの形成部におけるそのドレイン形成部の配
線コンタクト部以外の部分とに素子分離絶縁層２６を形
成する。この素子分離絶縁層２６は、通常のLOCOS によ
って、すなわち、半導体基板２１の一主面上に例えばＣ
ＶＤ（化学的気相成長）法によって全面的に熱酸化のマ
スクとなるＳｉＮを形成し、これをフォトリソグラフィ
による選択的エッチングによって素子分離絶縁層２６を
形成する部分を除去し、このＳｉＮ層を耐酸化マスクと
して半導体基板２１を熱酸化することによって形成した
例えば厚さ４００〜５００ｎｍのＳｉＯ₂によって形成
する。すなわち、この素子分離絶縁層２６には、各トラ
ンジスタの形成部に開口が形成されると共に、コンタク
ト部に開口２６Ｃが形成されたパターンとされる。その
後、耐酸化マスクを除去し、この除去によって外部に露
出した半導体基板２１の表面を更に熱酸化して、例えば
厚さ４０ｎｍの、後に行うイオン注入に際しての表面の
ダメージから保護するいわゆる犠牲酸化膜２８を形成す
る。

【００２５】図２Ｂに示すように、ｎチャネル低電圧ト
ランジスタの形成部と、中耐圧トランジスタのソース領
域およびチャネル形成部とにそれぞれｐ型のウエル領域
２９と３０とを選択的に、例えばボロンＢ⁺を３００〜
４００ｋｅＶで、５×１０¹²〜１×１０¹³cm^-2のドーズ
量でのイオン注入によって同時に形成する。また、ウエ
ル領域３０の形成マスクと同一マスクによってウエル領
域３０上に、チャネルストップ領域３１を、例えばボロ
ンＢ⁺を１００〜１２０ｋｅＶで、５×１０¹¹〜２×１
０¹²cm^-2のドーズ量でイオン注入して形成する。また中
耐圧トランジスタのチャネル形成部に、中耐圧トランジ
スタのしきい値電圧Ｖ_thの調整のＶ／Ａ領域３２を例え
ばボロンＢ⁺を２０〜３０ｋｅＶで、１×１０¹²〜４×
１０¹²cm ^-2のドーズ量でのイオン注入によって形成す
る。

【００２６】また、一方ｐチャネル低電圧トランジスタ
の形成部と、中耐圧トランジスタのドレイン領域形成部
における素子分離絶縁層２６下とに、それぞれｎ型のウ
エル領域３４とドレイン領域２４とを選択的に、例えば
りんＰ⁺を３００〜５００ｋｅＶで、８×１０¹²〜１×
１０¹³cm^-2のドーズ量でイオン注入して形成する。

【００２７】その後、８００〜９００℃の窒素雰囲気中
で充分アニールを行って、各イオン注入不純物の活性化
を行う。

【００２８】図３Ａに示すように、犠牲酸化膜２８の除
去を行ってこの除去部、すなわちｎチャネルおよびｐチ
ャネル各低電圧トランジスタの形成部と、中耐圧トラン
ジスタの形成部とに同時にすなわち同一材料，厚さによ
る同一構成のゲート絶縁膜２３を形成する。このゲート
絶縁膜２３の形成は、ウエット雰囲気中での加熱酸化に
よって基板２１の表面を熱酸化して形成した酸化シリコ
ンＳｉＯ₂膜によって形成することができる。

【００２９】図３Ｂに示すように、ｎチャネルおよびｐ
チャネル各低電圧トランジスタの形成部と、中耐圧トラ
ンジスタの形成部とのゲート絶縁膜２３上に、それぞれ
各トランジスタのゲート電極３５、３６、３７を形成す
る。これらゲート電極３５、３６および３７は、多結晶
シリコンによる多結晶半導体層３８と、ＷＳｉ等による
高融点金属層３９を順次形成し、これらをフォトリソグ
ラフィによってパターン化することによって同時に形成
したいわゆるポリサイド構造として低比抵抗化をはかる
ことができる。

【００３０】次に、図示しないが、先ず例えばｐチャネ
ルトランジスタの形成部をフォトレジスト等によって覆
って、ｎチャネル低電圧トランジスタの形成部と、中耐
圧トランジスタの形成部に、各ゲート電極３５および３
７と、素子分離絶縁層２６をマスクに、不純物のイオン
注入を行って、図４に示すように最終的に得るｎチャネ
ル低電圧トランジスタのソースおよびドレイン領域（以
下Ｓ／Ｄ領域という）の低濃度領域４０ａを形成すると
共に、中耐圧トランジスタのソース領域の低濃度領域２
７ａを形成する。次に例えばｎチャネル低電圧トランジ
スタの形成部と、中耐圧トランジスタの形成部とを例え
ばフォトレジスト等によって覆って、ｐチャネル低電圧
トランジスタの形成部に、そのゲート電極３６と素子分
離絶縁層２６とをマスクに、不純物のイオン注入を行っ
て最終的に得るｐチャネル低電圧トランジスタのＳ／Ｄ
領域の低濃度領域４１ａを形成する。

【００３１】その後、中耐圧トランジスタのドレイン領
域２４のゲート側に、この例ではこのドレイン領域２４
上の素子分離絶縁層２６を通じて選択的に例えばりんＰ
⁺を１００〜１５０ｋｅＶで、５×１０¹²〜８×１０¹²
cm^-2のドーズ量で、イオン注入してドレイン領域の濃度
調整領域３３を形成する。

【００３２】また、同様に図４に示すように、各ゲート
電極３５、３６および３７の両側面にそれぞれサイドウ
オール４２を形成する。このサイドウオール４２の形成
は、周知の方法すなわち例えばＳｉＯ₂をＣＶＤ法によ
って形成し、基板面と直交する方向に異方性エッチング
を示すドライエッチングによって各ゲート電極３５、３
６および３７の両側面の実質的厚さが大なる部分を残
し、他部を除去することによって形成することができ
る。

【００３３】次に、図示しないが、例えばｐチャネルト
ランジスタの形成部をフォトレジスト等によって覆っ
て、ｎチャネル低電圧トランジスタの形成部と、中耐圧
トランジスタの形成部に、各ゲート電極３５および３７
とそのサイドウオール４２と、素子分離絶縁層２６をマ
スクに、不純物のイオン注入を行って、図４に示すよう
に最終的に得るｎチャネル低電圧トランジスタの高濃度
のＳ／Ｄ領域４０を形成すると共に、中耐圧トランジス
タの高濃度のソース領域２７を形成する。次に例えばｎ
チャネル低電圧トランジスタの形成部と、中耐圧トラン
ジスタの形成部とを例えばフォトレジスト等によって覆
って、ｐチャネル低電圧トランジスタの形成部に、その
ゲート電極３６とそのサイドウオール４２と素子分離絶
縁層２６とをマスクに、不純物のイオン注入を行って、
図４に示すように、最終的に得るｎチャネル中耐圧トラ
ンジスタの高濃度のソース領域２７と更にそのドレイン
領域２４の外側の開口２６Ｃ下に高不純物濃度領域によ
る配線コンタクト部２５を形成する。

【００３４】その後、図５に示すように、全面的にＣＶ
Ｄ法等によって例えばＳｉＯ₂による層間絶縁層４３を
形成し、この層間絶縁層４３に各トランジスタの配線
（電極）の導出部にコンタクト窓をフォトリソグラフィ
によるエッチングによって穿設し、このコンタクト窓を
通じて配線４４を各トランジスタの所定部にオーミック
にコンタクトする。この配線４４は、例えばＡｌによる
金属層を全面的に蒸着、スパッタリング等によって形成
し、フォトリソグラフィによるパターンエッチングによ
って同時に所定のパターンに形成する。

【００３５】図６に示すように、全面的に保護絶縁層４
５を被覆する。このようにして、共通の半導体基板２１
に、ｎチャネル低電圧トランジスタ４６と、ｐチャネル
低電圧トランジスタ４７と、ｎチャネルオープンドレイ
ン型の中耐圧トランジスタ２２が形成された半導体装置
を得る。

【００３６】この本発明によるオープンドレイン型の中
耐圧トランジスタ２２は、そのゲート絶縁膜２３が、他
の低電圧トランジスタ４６および４７と同一のゲート絶
縁膜２３によって同時に形成された同一構成による。

【００３７】このように、本発明においては、その中耐
圧トランジスタ２２のゲート絶縁膜２３を、低電圧トラ
ンジスタにおけると同様のすなわち薄いゲート絶縁膜に
よって構成するものであるが、この場合中耐圧トランジ
スタで要求される程度の耐圧を充分はかることができ
る。

【００３８】すなわち、このオープンドレイン型中耐圧
トランジスタにおいては、そのゲート部のドレイン側の
耐圧を保持するには、５ＭＶ／cm以下の電界強度に保持
する構成とする。このために、そのドレイン側の濃度す
なわちドレイン領域のゲート側の最終的不純物濃度、す
なわちこの部分にかけて基板濃度、イオン注入される例
えばＶ／Ａ領域３２、チャネルストップ領域３１、ウエ
ル領域３０、ドレイン領域２４の重ね合せを含めた実質
的ｎ型濃度が、１×１０¹⁷〜５×１０¹⁷atoms/cm³にな
るように、濃度調整領域３３を形成するイオン注入条件
を選定する。

【００３９】下記表１は上述の本発明による中耐圧トラ
ンジスタにおいて、ドレイン電圧Ｖｄ＝１５Ｖとしてゲ
ート電圧Ｖｇを変化させた場合のゲート絶縁膜（酸化
膜）のドレイン側におけるゲート絶縁膜近傍のポテンシ
ャルと、同様のゲート絶縁膜（酸化膜）中の最大電界と
同様の酸化膜中の電界がピークとなる位置を示す。これ
より明らかなように、ゲート絶縁膜に掛かる電界は、Ｖ
ｄ＝１５Ｖ，Ｖｇ＝０Ｖの場合で最大０．５４ＭＶ／cm
であり、Ｖｄ＝１５Ｖ，Ｖｇ＝５Ｖの場合で最大２．９
ＭＶ／cmであり、耐圧破壊の生じる電界５ＭＶ／cmより
充分低くできることになる。

【００４０】

【表１】

【００４１】上述したように、本発明装置とその製法に
よれば、低電圧トランジスタと中耐圧トランジスタの各
ゲート絶縁膜を同一構成すなわち同一膜厚に同時に形成
することができることから、従来におけるように、中耐
圧トランジスタのゲート絶縁膜を特段に形成する場合に
おける煩雑な作業を回避でき、特に図１１Ｂで示される
ような低電圧トランジスタ形成部における素子分離絶縁
層２の肉薄部２ａの発生を回避できる。

【００４２】尚、上述した例では、中耐圧トランジスタ
が、ｎチャネルのＬＯＤ型構成とした場合であるが、ｐ
チャネル構成とすることもでき、この場合にはこのトラ
ンジスタの各部の導電型を上述の例とは逆導電型に選定
するものであり、またこの場合には、そのウエル領域３
０は、ｐチャネル低電圧トランジスタのウエル領域３４
の形成と同時に形成し、ソース領域のチャネル形成側す
なわち低濃度領域２７ａを、ｐチャネル低電圧トランジ
スタのソース領域と同時に形成する。

【００４３】また、中耐圧トランジスタは、上述したＬ
ＯＤ型構成に限らず、図７に示すように、図１に対応す
る構成とすることもできる。この場合においても、ドレ
イン領域２４の濃度調整領域３３は、例えば低濃度Ｓ／
Ｄ領域２２の形成後に、イオン注入を行って形成でき
る。この例ではこのイオン注入は素子分離絶縁層２６を
通じて行うものではないので、そのイオン注入は、例え
ばＰ⁺を５０ｋｅＶ〜７０ｋｅＶで５×１０¹²／cm²〜
８×１０¹²／cm²のドーズ量で行う。

【００４４】尚、図７において、図１と対応する部分に
は同一符号を付して重複説明を省略する。

【００４５】また、上述の実施例においては、濃度調整
領域３３のイオン注入を、ゲート電極の形成の後に行っ
た場合であるが、このイオン注入は、例えば素子分離絶
縁層２６の形成に先立って行うこともできるし、ドレイ
ン領域２４と濃度調整領域３３とは結果的に同一領域と
することもできるなど、本発明は上述の例に限られるも
のではなく、本発明の精神を逸脱することなく、種々の
変更を行うことができる。

【００４６】

【発明の効果】上述したように、本発明によれば、半導
体基板に低電圧トランジスタと、中耐圧トランジスタと
が形成された半導体装置にあって、その中耐圧トランジ
スタと低電圧トランジスタの各ゲート絶縁膜を同一構成
とするので、本発明製法におけるように、低電圧トラン
ジスタと中耐圧トランジスタの各ゲート絶縁膜の形成を
それぞれ独別に構成する従来の場合に比し、濃度調整領
域３３の形成のためのイオン注入工程が一工程増加する
のみであるので、従来におけるような、中耐圧トランジ
スタと低電圧トランジスタの各ゲート絶縁膜をそれぞれ
異なる厚さに形成する場合における煩雑なエッチング作
業、２回に渡るゲート絶縁膜形成のための酸化工程を１
回にとどめることができることから、その製造工程が簡
単となると共に、図１１Ｂで示した素子分離絶縁層が肉
薄となる不都合を回避でき、これによる低電圧トランジ
スタの寄生トランジスタによるパンチスルー耐圧の低下
を回避できる。

【図面の簡単な説明】

【図１】本発明による半導体装置の一実施例の概略断面
図である。

【図２】Ａは、本発明による半導体装置の製法の一実施
例の工程図である。Ｂは、本発明による半導体装置の製
法の一実施例の工程図である。

【図３】Ａは、本発明による半導体装置の製法の一実施
例の工程図である。Ｂは、本発明による半導体装置の製
法の一実施例の工程図である。

【図４】本発明による半導体装置の製法の一実施例の工
程図である。

【図５】本発明による半導体装置の製法の一実施例の工
程図である。

【図６】本発明による半導体装置の製法の一実施例の工
程図である。

【図７】本発明による半導体装置の他の一例の断面図で
ある。

【図８】従来のオープンドレイン型中耐圧トランジスタ
の一例の断面図である。

【図９】従来のオフセットオープンドレイン型中耐圧ト
ランジスタの他の一例の断面図である。

【図１０】Ａは、従来のオープンドレイン型中耐圧トラ
ンジスタの製法の工程図である。Ｂは、従来のオープン
ドレイン型中耐圧トランジスタの製法の工程図である。

【図１１】Ａは、従来のオープンドレイン型中耐圧トラ
ンジスタの製法の工程図である。Ｂは、従来のオープン
ドレイン型中耐圧トランジスタの製法の工程図である。

【符号の説明】

２１半導体基板２２中耐圧トランジスタ２３ゲート絶縁膜２４ドレイン領域２４ａドレイン領域のチャネル形成領域側の領域２５配線コンタクト部２６素子分離絶縁層２７ソース領域２７ａソース領域のチャネル形成領域側の領域

Claims

(57)【特許請求の範囲】

【請求項１】共通の半導体基板に、低電圧トランジス
タと、中耐圧トランジスタとが形成され、上記中耐圧トランジスタは、そのゲート電極が、上記両
トランジスタのゲート絶縁膜に比し大なる厚さを有し上
記半導体基板表面に形成された絶縁層上に跨がって形成
され、ドレイン領域が上記絶縁層下に形成されて成る半
導体装置にあって、上記低電圧トランジスタと、上記中耐圧トランジスタの
各ゲート絶縁膜が、同一構成による同一厚さを有するゲ
ート絶縁膜によって構成され、上記中耐圧トランジスタの上記絶縁層下に形成されたド
レイン領域の、ゲート側に、該ゲート側の不純物濃度を
所定の濃度に設定する濃度調整領域を構成するイオン注
入領域が形成されて成ることを特徴とする半導体装置。
【請求項２】共通の半導体基板に、低電圧トランジス
タと、中耐圧トランジスタとが形成され、上記中耐圧トランジスタは、そのゲート電極が、上記両
トランジスタのゲート絶縁膜に比し大なる厚さを有し上
記半導体基板表面に形成された絶縁層上に跨がって形成
され、ドレイン領域が上記絶縁層下に形成されて成る半
導体装置の製法にあって、上記中耐圧トランジスタと上記低電圧トランジスタの各
ゲート絶縁膜を同時に形成する工程と、上記素子分離絶縁層下に形成されたドレイン領域の、ゲ
ート側に、該ゲート側の不純物濃度を所定の濃度に設定
する濃度調整領域を構成するイオン注入工程とを有する
ことを特徴とする半導体装置の製法。