JP2001196463A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 ゲート酸化膜がレジストによる汚染を受ける
虞がなく、またゲート酸化膜がアッシングダメージの影
響を受ける虞もない半導体装置の製造方法を得る。 【解決手段】 同一シリコン基板上に異なる膜厚のゲー
ト酸化膜を形成する半導体装置の製造方法において、Ｌ
ＯＣＯＳ法による素子分離に用いた窒化膜を除去する際
に、先ずゲート酸化膜を厚く設ける部分の窒化膜のみを
レジストパターンにより選択的に除去し、その部分にゲ
ート酸化膜を形成する。次に残りの窒化膜を全面除去し
て薄いゲート酸化膜を形成することにより、異なった膜
厚のゲート酸化膜を得る。
虞がなく、またゲート酸化膜がアッシングダメージの影
響を受ける虞もない半導体装置の製造方法を得る。 【解決手段】 同一シリコン基板上に異なる膜厚のゲー
ト酸化膜を形成する半導体装置の製造方法において、Ｌ
ＯＣＯＳ法による素子分離に用いた窒化膜を除去する際
に、先ずゲート酸化膜を厚く設ける部分の窒化膜のみを
レジストパターンにより選択的に除去し、その部分にゲ
ート酸化膜を形成する。次に残りの窒化膜を全面除去し
て薄いゲート酸化膜を形成することにより、異なった膜
厚のゲート酸化膜を得る。
Description
【０００１】
【発明の属する技術分野】本発明は、低耐圧回路（ロジ
ック回路）と高耐圧回路とが混在する半導体装置の製造
方法に関し、特に、同一基板上に異なる膜厚のゲート酸
化膜を形成する方法に関するものである。
ック回路）と高耐圧回路とが混在する半導体装置の製造
方法に関し、特に、同一基板上に異なる膜厚のゲート酸
化膜を形成する方法に関するものである。
【０００２】
【従来の技術】図５乃至図７は、同一シリコン基板上に
異なる膜厚のゲート酸化膜を形成する従来の半導体装置
の製造方法を示す断面図である。従来の製造方法は、先
ず、シリコン基板３８上に薄い第一の酸化膜３９を成膜
し、レジストパターンをマスクとして、高耐圧回路部３
１のソース・ドレインとなる領域（ソース・ドレイン領
域３３）に第一の不純物領域４０を形成する（図５
(a)）。次に、マスクとして用いたレジストを除去した
後、第一の酸化膜３９をフッ酸により除去する。その
後、薄い第二の酸化膜４１と窒化膜４２を順次成膜し
（図５(b)）、レジストパターンをマスクとして窒化膜
４２をエッチングした後（図５(c)）、ＬＯＣＯＳ法に
より素子分離用の厚い第三の酸化膜４３を形成する（図
５(d)）。この後、窒化膜４２とその下の第二の酸化膜
４１を順次除去し（図６(a)）、素子領域のシリコン表
面を露出させる。
異なる膜厚のゲート酸化膜を形成する従来の半導体装置
の製造方法を示す断面図である。従来の製造方法は、先
ず、シリコン基板３８上に薄い第一の酸化膜３９を成膜
し、レジストパターンをマスクとして、高耐圧回路部３
１のソース・ドレインとなる領域（ソース・ドレイン領
域３３）に第一の不純物領域４０を形成する（図５
(a)）。次に、マスクとして用いたレジストを除去した
後、第一の酸化膜３９をフッ酸により除去する。その
後、薄い第二の酸化膜４１と窒化膜４２を順次成膜し
（図５(b)）、レジストパターンをマスクとして窒化膜
４２をエッチングした後（図５(c)）、ＬＯＣＯＳ法に
より素子分離用の厚い第三の酸化膜４３を形成する（図
５(d)）。この後、窒化膜４２とその下の第二の酸化膜
４１を順次除去し（図６(a)）、素子領域のシリコン表
面を露出させる。
【０００３】次に高耐圧回路部３１のゲート酸化膜とし
て、第四の酸化膜４４を成膜する（図６(b)）。その後
レジストパターン４５により、高耐圧回路部３１のゲー
ト領域３４のみを覆い（図６(c)）、その他の領域の第
四の酸化膜４４ｂをフッ酸により除去する（図６
(d)）。レジストパターン４５を除去した後、低耐圧ロ
ジック部３２のゲート酸化膜として、低耐圧ロジック部
３２及び高耐圧回路部３１のソース・ドレインのコンタ
クト領域３７に第五の酸化膜４６を成膜する（図７
(a)）。このとき高耐圧回路部３１のゲート領域３４も
酸化され膜厚が増加するため（４４ａ´）、第四の酸化
膜４４を成膜する際、予めこのときの増加分を見込んで
おく。
て、第四の酸化膜４４を成膜する（図６(b)）。その後
レジストパターン４５により、高耐圧回路部３１のゲー
ト領域３４のみを覆い（図６(c)）、その他の領域の第
四の酸化膜４４ｂをフッ酸により除去する（図６
(d)）。レジストパターン４５を除去した後、低耐圧ロ
ジック部３２のゲート酸化膜として、低耐圧ロジック部
３２及び高耐圧回路部３１のソース・ドレインのコンタ
クト領域３７に第五の酸化膜４６を成膜する（図７
(a)）。このとき高耐圧回路部３１のゲート領域３４も
酸化され膜厚が増加するため（４４ａ´）、第四の酸化
膜４４を成膜する際、予めこのときの増加分を見込んで
おく。
【０００４】次にゲート電極となる多結晶シリコンを堆
積し、レジストパターンにより高耐圧回路部３１のゲー
ト領域３４と低耐圧ロジック部３２のゲート領域３６と
にゲート電極４７を同時に形成する（図７(b)）。その
後、低耐圧ロジック部３２のソース・ドレイン領域３５
および高耐圧回路部３１のソース・ドレインのコンタク
ト領域３７に第二の不純物領域４８を形成する（図７
(c)）。次に層間絶縁膜を堆積し、コンタクトホールを
形成後、金属配線を形成し、半導体集積回路装置（半導
体装置）が作られる。
積し、レジストパターンにより高耐圧回路部３１のゲー
ト領域３４と低耐圧ロジック部３２のゲート領域３６と
にゲート電極４７を同時に形成する（図７(b)）。その
後、低耐圧ロジック部３２のソース・ドレイン領域３５
および高耐圧回路部３１のソース・ドレインのコンタク
ト領域３７に第二の不純物領域４８を形成する（図７
(c)）。次に層間絶縁膜を堆積し、コンタクトホールを
形成後、金属配線を形成し、半導体集積回路装置（半導
体装置）が作られる。
【０００５】
【発明が解決しようとする課題】このような従来の半導
体装置の製造方法においては、図６(c)に示されるよう
に、高耐圧回路部のゲート酸化膜４４ａに汚染源となり
得るレジスト（レジストパターン４５）が直接触れてし
まい、重金属不純物汚染の可能性があり、ゲート酸化膜
の劣化を招く虞がある。また、そのときのレジストをア
ッシング除去する際にも、高耐圧回路部のゲート酸化膜
が露出するため、アッシングダメージが加わる虞があ
る。
体装置の製造方法においては、図６(c)に示されるよう
に、高耐圧回路部のゲート酸化膜４４ａに汚染源となり
得るレジスト（レジストパターン４５）が直接触れてし
まい、重金属不純物汚染の可能性があり、ゲート酸化膜
の劣化を招く虞がある。また、そのときのレジストをア
ッシング除去する際にも、高耐圧回路部のゲート酸化膜
が露出するため、アッシングダメージが加わる虞があ
る。
【０００６】本発明は、上述した従来の問題点を解決す
るためになされたものであり、ゲート酸化膜がレジスト
による汚染を受けることがなく、またゲート酸化膜がア
ッシングダメージの影響を受けることもない半導体装置
の製造方法を提供することを目的としている。
るためになされたものであり、ゲート酸化膜がレジスト
による汚染を受けることがなく、またゲート酸化膜がア
ッシングダメージの影響を受けることもない半導体装置
の製造方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】上述した課題を解決する
ため、本発明は、同一基板上における第１領域と第２領
域とで異なる膜厚のゲート酸化膜を有する半導体装置の
製造方法において、第１領域と第２領域のうち第１領域
の基板表面のみをマスクから露出して該基板表面に第１
のゲート酸化膜を形成する工程と、前記マスクを除去し
て第２領域の基板表面を露出する工程と、第２領域の基
板表面および第１領域の第１のゲート酸化膜上に第２の
ゲート酸化膜を形成する工程とを有することを特徴とす
るものである。
ため、本発明は、同一基板上における第１領域と第２領
域とで異なる膜厚のゲート酸化膜を有する半導体装置の
製造方法において、第１領域と第２領域のうち第１領域
の基板表面のみをマスクから露出して該基板表面に第１
のゲート酸化膜を形成する工程と、前記マスクを除去し
て第２領域の基板表面を露出する工程と、第２領域の基
板表面および第１領域の第１のゲート酸化膜上に第２の
ゲート酸化膜を形成する工程とを有することを特徴とす
るものである。
【０００８】このような構成によれば、第１領域では、
第１のゲート酸化膜と第２のゲート酸化膜が積層されて
厚いゲート酸化膜が形成され、第２領域では第２のゲー
ト酸化膜のみによる薄いゲート酸化膜が形成される。そ
して、この場合、第１領域の基板表面のみを露出して、
該領域のみに第１のゲート酸化膜を形成するようにした
ので、第１領域に第１のゲート酸化膜を形成するに際し
て、従来のようにレジストパターンを用いる必要がなく
なり、ゲート酸化膜がレジストにより汚染されることが
なく、また、アッシングダメージの影響を受けることも
なくなる。
第１のゲート酸化膜と第２のゲート酸化膜が積層されて
厚いゲート酸化膜が形成され、第２領域では第２のゲー
ト酸化膜のみによる薄いゲート酸化膜が形成される。そ
して、この場合、第１領域の基板表面のみを露出して、
該領域のみに第１のゲート酸化膜を形成するようにした
ので、第１領域に第１のゲート酸化膜を形成するに際し
て、従来のようにレジストパターンを用いる必要がなく
なり、ゲート酸化膜がレジストにより汚染されることが
なく、また、アッシングダメージの影響を受けることも
なくなる。
【０００９】なお、実施の形態において、マスクはＬＯ
ＣＯＳ法による素子分離に用いられた窒化膜を用いるよ
うにしている。そして、第１領域は高耐圧回路部１のゲ
ート領域４であり、第２領域は低耐圧ロジック部２のゲ
ート領域６である。また、第１のゲート酸化膜は図２
(d)の工程において形成される第四の酸化膜１５であ
り、第２のゲート酸化膜は図３(c)の工程において形成
される第五の酸化膜１６である。第１のゲート酸化膜で
ある第四の酸化膜１５は第２のゲート酸化膜である第五
の酸化膜１６より厚く形成される。そして、第１領域で
は第四の酸化膜１５が薄くエッチングされてなる第四の
酸化膜１５’表面に第五の酸化膜１６を形成することに
より、第２領域よりも厚いゲート酸化膜が形成されるこ
ととなる。
ＣＯＳ法による素子分離に用いられた窒化膜を用いるよ
うにしている。そして、第１領域は高耐圧回路部１のゲ
ート領域４であり、第２領域は低耐圧ロジック部２のゲ
ート領域６である。また、第１のゲート酸化膜は図２
(d)の工程において形成される第四の酸化膜１５であ
り、第２のゲート酸化膜は図３(c)の工程において形成
される第五の酸化膜１６である。第１のゲート酸化膜で
ある第四の酸化膜１５は第２のゲート酸化膜である第五
の酸化膜１６より厚く形成される。そして、第１領域で
は第四の酸化膜１５が薄くエッチングされてなる第四の
酸化膜１５’表面に第五の酸化膜１６を形成することに
より、第２領域よりも厚いゲート酸化膜が形成されるこ
ととなる。
【００１０】また、本発明は、前記マスクを除去して第
２領域の基板表面を露出する工程には、第１領域および
第２領域の表面を第１のゲート酸化膜の膜厚より薄くエ
ッチングする工程を含むことを特徴とするものである。
２領域の基板表面を露出する工程には、第１領域および
第２領域の表面を第１のゲート酸化膜の膜厚より薄くエ
ッチングする工程を含むことを特徴とするものである。
【００１１】第２領域をエッチングして基板表面を露出
させる必要があるような場合に、同時に第１領域表面も
エッチングされる構成とすることにより、第１領域表面
にレジストパターンを設ける必要がなく、従ってゲート
酸化膜がレジストにより汚染されることがなく、また、
アッシングダメージの影響を受けることもない。なお、
実施の形態においては、図３(b)に示される工程であ
る。
させる必要があるような場合に、同時に第１領域表面も
エッチングされる構成とすることにより、第１領域表面
にレジストパターンを設ける必要がなく、従ってゲート
酸化膜がレジストにより汚染されることがなく、また、
アッシングダメージの影響を受けることもない。なお、
実施の形態においては、図３(b)に示される工程であ
る。
【００１２】さらに、本発明において、前記マスクは素
子分離に用いられた窒化膜により形成され、第１領域は
前記窒化膜が選択的に除去された領域であることを特徴
とするものである。
子分離に用いられた窒化膜により形成され、第１領域は
前記窒化膜が選択的に除去された領域であることを特徴
とするものである。
【００１３】本発明は、先ず、第１領域のみにマスクを
用いてゲート酸化膜を形成する必要があるが、ＬＯＣＯ
Ｓ法による素子分離に用いられた窒化膜の第１領域に対
応する領域を選択的に除去してマスクとすることで、効
率的に且つ容易にマスクが形成される。実施の形態にお
いては、図２(a)に窒化膜の第１領域に対応する領域を
選択的に除去してマスクとする工程が示されている。
用いてゲート酸化膜を形成する必要があるが、ＬＯＣＯ
Ｓ法による素子分離に用いられた窒化膜の第１領域に対
応する領域を選択的に除去してマスクとすることで、効
率的に且つ容易にマスクが形成される。実施の形態にお
いては、図２(a)に窒化膜の第１領域に対応する領域を
選択的に除去してマスクとする工程が示されている。
【００１４】また、本発明は、同一基板上における第１
領域と第２領域とで異なる膜厚のゲート酸化膜を有する
半導体装置の製造方法において、素子分離に用いた窒化
膜を第１領域において選択的に除去する行程と、第１領
域の基板表面を露出する工程と、第１領域において露出
された基板表面に第１のゲート酸化膜を形成する工程
と、前記窒化膜を全面において除去する行程と、第１領
域および第２領域表面を第１のゲート酸化膜の膜厚より
薄くエッチングすることにより、第２領域の基板表面を
露出する工程と、第２領域の基板表面および第１領域の
第１のゲート酸化膜上に第２のゲート酸化膜を形成する
工程とを有することを特徴とするものである。
領域と第２領域とで異なる膜厚のゲート酸化膜を有する
半導体装置の製造方法において、素子分離に用いた窒化
膜を第１領域において選択的に除去する行程と、第１領
域の基板表面を露出する工程と、第１領域において露出
された基板表面に第１のゲート酸化膜を形成する工程
と、前記窒化膜を全面において除去する行程と、第１領
域および第２領域表面を第１のゲート酸化膜の膜厚より
薄くエッチングすることにより、第２領域の基板表面を
露出する工程と、第２領域の基板表面および第１領域の
第１のゲート酸化膜上に第２のゲート酸化膜を形成する
工程とを有することを特徴とするものである。
【００１５】このような構成によれば、ゲート酸化膜に
直接レジストが触れることがないため、ゲート酸化膜が
レジストにより汚染されることはなく、また、ゲート酸
化膜が露出したままアッシングされることもないため、
ゲート酸化膜がアッシングダメージを受けることもな
い。
直接レジストが触れることがないため、ゲート酸化膜が
レジストにより汚染されることはなく、また、ゲート酸
化膜が露出したままアッシングされることもないため、
ゲート酸化膜がアッシングダメージを受けることもな
い。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の一
実施の形態について説明する。図１乃至図４は本発明の
一実施の形態による同一基板上に異なる膜厚のゲート酸
化膜を形成する半導体装置の製造方法を示す断面図であ
る。先ず、シリコン基板８上に薄い第一の酸化膜９を成
膜し、レジストパターンをマスクとして、高耐圧回路部
１のソース・ドレインとなる領域（ソース・ドレイン領
域３）に第一の不純物領域１０を形成する（図１
(a)）。
実施の形態について説明する。図１乃至図４は本発明の
一実施の形態による同一基板上に異なる膜厚のゲート酸
化膜を形成する半導体装置の製造方法を示す断面図であ
る。先ず、シリコン基板８上に薄い第一の酸化膜９を成
膜し、レジストパターンをマスクとして、高耐圧回路部
１のソース・ドレインとなる領域（ソース・ドレイン領
域３）に第一の不純物領域１０を形成する（図１
(a)）。
【００１７】次に、マスクとして用いたレジストを除去
した後、第一の酸化膜９をフッ酸により除去し、その
後、薄い第二の酸化膜１１と窒化膜１２を順次成膜する
（図１(b)）。次に、レジストパターンをマスクとして
窒化膜１２をエッチング後（図１(c)）、ＬＯＣＯＳ法
により素子分離用の厚い第三の酸化膜１３を形成する
（図１(d)）。さらに、高耐圧回路部１のゲート領域４
以外をレジストパターン１４で覆い（図２(a)）、高耐
圧回路部１のゲート領域４の窒化膜１２ａのみを選択的
に除去する。その後レジストパターン１４をアッシング
除去し（図２(b)）、高耐圧回路部１のゲート領域４の
第二の酸化膜１１ａをフッ酸により除去し、高耐圧回路
部１のゲート領域４のシリコン表面を露出させる（図２
(c)）。
した後、第一の酸化膜９をフッ酸により除去し、その
後、薄い第二の酸化膜１１と窒化膜１２を順次成膜する
（図１(b)）。次に、レジストパターンをマスクとして
窒化膜１２をエッチング後（図１(c)）、ＬＯＣＯＳ法
により素子分離用の厚い第三の酸化膜１３を形成する
（図１(d)）。さらに、高耐圧回路部１のゲート領域４
以外をレジストパターン１４で覆い（図２(a)）、高耐
圧回路部１のゲート領域４の窒化膜１２ａのみを選択的
に除去する。その後レジストパターン１４をアッシング
除去し（図２(b)）、高耐圧回路部１のゲート領域４の
第二の酸化膜１１ａをフッ酸により除去し、高耐圧回路
部１のゲート領域４のシリコン表面を露出させる（図２
(c)）。
【００１８】次に、高耐圧回路部１のゲート酸化膜とし
て、第四の酸化膜１５を成膜する（図２(d)）。その
後、残っている窒化膜１２ｂをリン酸により全面除去し
（図３(a)）、その下の第二の酸化膜１１ｂをフッ酸に
より除去する（図３(b)）。このとき高耐圧回路部１の
ゲート酸化膜（第四の酸化膜１５）も薄い第二の酸化膜
１１厚分だけエッチング除去されるため（１５’）、第
四の酸化膜１５を成膜する際、予めこのときの減少分を
見込んでおく必要がある。
て、第四の酸化膜１５を成膜する（図２(d)）。その
後、残っている窒化膜１２ｂをリン酸により全面除去し
（図３(a)）、その下の第二の酸化膜１１ｂをフッ酸に
より除去する（図３(b)）。このとき高耐圧回路部１の
ゲート酸化膜（第四の酸化膜１５）も薄い第二の酸化膜
１１厚分だけエッチング除去されるため（１５’）、第
四の酸化膜１５を成膜する際、予めこのときの減少分を
見込んでおく必要がある。
【００１９】次に、低耐圧ロジック部２のゲート酸化膜
として低耐圧ロジック部２のゲート領域６、ソース・ド
レイン領域５および高耐圧回路部１のソース・ドレイン
のコンタクト領域７に第五の酸化膜１６を成膜する（図
３(c)）。このとき高耐圧回路部１のゲート領域４も酸
化され膜厚が増加するため（１５”）、第四の酸化膜１
５を成膜する際、予めこのときの増加分を見込んでおく
必要がある。次に、ゲート電極となる多結晶シリコンを
堆積し、レジストパターンにより高耐圧回路部１のゲー
ト領域４と低耐圧ロジック部２のゲート領域６とにゲー
ト電極１７を同時に形成する（図３(d)）。なお、上述
した第四の酸化膜は第五の酸化膜より厚く成膜される。
として低耐圧ロジック部２のゲート領域６、ソース・ド
レイン領域５および高耐圧回路部１のソース・ドレイン
のコンタクト領域７に第五の酸化膜１６を成膜する（図
３(c)）。このとき高耐圧回路部１のゲート領域４も酸
化され膜厚が増加するため（１５”）、第四の酸化膜１
５を成膜する際、予めこのときの増加分を見込んでおく
必要がある。次に、ゲート電極となる多結晶シリコンを
堆積し、レジストパターンにより高耐圧回路部１のゲー
ト領域４と低耐圧ロジック部２のゲート領域６とにゲー
ト電極１７を同時に形成する（図３(d)）。なお、上述
した第四の酸化膜は第五の酸化膜より厚く成膜される。
【００２０】その後、低耐圧ロジック部２のソース・ド
レイン領域５および高耐圧回路部１のソース・ドレイン
のコンタクト領域７に第二の不純物領域１８を形成する
（図４(a)）。次に、層間絶縁膜１９を堆積し、コンタ
クトホールを形成後、金属配線２０を形成し、半導体集
積回路装置が作られる（図４(b)）。
レイン領域５および高耐圧回路部１のソース・ドレイン
のコンタクト領域７に第二の不純物領域１８を形成する
（図４(a)）。次に、層間絶縁膜１９を堆積し、コンタ
クトホールを形成後、金属配線２０を形成し、半導体集
積回路装置が作られる（図４(b)）。
【００２１】
【発明の効果】以上に詳述したように、本発明によれ
ば、ゲート酸化膜に汚染源となるレジストが直接触れる
ことがなく、またゲート酸化膜に直接アッシングダメー
ジが加わることもないため、汚染やダメージによるゲー
ト酸化膜の劣化を防止することができるという効果を奏
する。
ば、ゲート酸化膜に汚染源となるレジストが直接触れる
ことがなく、またゲート酸化膜に直接アッシングダメー
ジが加わることもないため、汚染やダメージによるゲー
ト酸化膜の劣化を防止することができるという効果を奏
する。
【図１】本発明の実施の形態を示す工程図である。
【図２】本発明の実施の形態を示す工程図である。
【図３】本発明の実施の形態を示す工程図である。
【図４】本発明の実施の形態を示す工程図である。
【図５】従来の半導体装置の製造方法を示す工程図であ
る。
る。
【図６】従来の半導体装置の製造方法を示す工程図であ
る。
る。
【図７】従来の半導体装置の製造方法を示す工程図であ
る。
る。
１ 高耐圧回路部 ２ 低耐圧ロジック部 ３，５ ソース・ドレイン領域 ４，６ ゲート領域 ７ コンタクト領域 ８ シリコン基板 ９ 第一の酸化膜 １０ 第一の不純物領域 １１，１１ａ，１１ｂ 第二の酸化膜 １２，１２ａ，１２ｂ 窒化膜 １３ 第三の酸化膜 １４ レジスト １５ 第四の酸化膜（第１のゲート酸化膜） １６ 第五の酸化膜（第２のゲート酸化膜） １７ ゲート電極 １８ 第二の不純物領域 １９ 層間絶縁膜 ２０ 金属配線
Claims (4)
- 【請求項１】 同一基板上における第１領域と第２領域
とで異なる膜厚のゲート酸化膜を有する半導体装置の製
造方法において、 第１領域と第２領域のうち第１領域の基板表面のみをマ
スクから露出して該基板表面に第１のゲート酸化膜を形
成する工程と、 前記マスクを除去して第２領域の基板表面を露出する工
程と、 第２領域の基板表面および第１領域の第１のゲート酸化
膜上に第２のゲート酸化膜を形成する工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 前記マスクを除去して第２領域の基板表
面を露出する工程には、第１領域および第２領域の表面
を第１のゲート酸化膜の膜厚より薄くエッチングする工
程を含むことを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項３】 前記マスクは素子分離に用いられた窒化
膜により形成され、第１領域は前記窒化膜が選択的に除
去された領域であることを特徴とする請求項１または請
求項２に記載の半導体装置の製造方法。 - 【請求項４】 同一基板上における第１領域と第２領域
とで異なる膜厚のゲート酸化膜を有する半導体装置の製
造方法において、 素子分離に用いた窒化膜を第１領域において選択的に除
去する工程と、 第１領域の基板表面を露出する工程と、 第１領域において露出された基板表面に第１のゲート酸
化膜を形成する工程と、 前記窒化膜を全面において除去する工程と、 第１領域および第２領域表面を第１のゲート酸化膜の膜
厚より薄くエッチングすることにより、第２領域の基板
表面を露出する工程と、 第２領域の基板表面および第１領域の第１のゲート酸化
膜上に第２のゲート酸化膜を形成する工程と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000004375A JP2001196463A (ja) | 2000-01-13 | 2000-01-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000004375A JP2001196463A (ja) | 2000-01-13 | 2000-01-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001196463A true JP2001196463A (ja) | 2001-07-19 |
Family
ID=18533173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000004375A Withdrawn JP2001196463A (ja) | 2000-01-13 | 2000-01-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001196463A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100901A (ja) * | 2001-09-20 | 2003-04-04 | Fujitsu Amd Semiconductor Kk | 半導体装置の製造方法 |
| JP2006278633A (ja) * | 2005-03-29 | 2006-10-12 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
2000
- 2000-01-13 JP JP2000004375A patent/JP2001196463A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100901A (ja) * | 2001-09-20 | 2003-04-04 | Fujitsu Amd Semiconductor Kk | 半導体装置の製造方法 |
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