JP2003100901A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2003100901A JP2003100901A JP2001287723A JP2001287723A JP2003100901A JP 2003100901 A JP2003100901 A JP 2003100901A JP 2001287723 A JP2001287723 A JP 2001287723A JP 2001287723 A JP2001287723 A JP 2001287723A JP 2003100901 A JP2003100901 A JP 2003100901A
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Abstract
(57)【要約】
【課題】 基板表面の金属汚染を容易且つ確実に抑止
し、膜厚の異なるゲート絶縁膜を形成する場合において
特に薄いゲート絶縁膜の品質を向上させ、高信頼性を得
る。 【解決手段】 ウェットエッチング前に、基板表面（基
板１０１の露出面及びレジストパターン１０５の表面）
の正電荷帯電を行う。具体的には、工程増を招くことの
ないように、デスカムを行った後に閾値制御のイオン注
入を行い、ホウ素イオンにより正電荷に帯電させる。こ
の状態でウェットエッチングすることにより、基板表面
は正電荷が帯電した状態とされているため、ウェットエ
ッチング時の金属汚染の主原因となる正電荷を有する金
属イオンＭ+が基板表面と電気的に反発し、汚染が抑止
される。
し、膜厚の異なるゲート絶縁膜を形成する場合において
特に薄いゲート絶縁膜の品質を向上させ、高信頼性を得
る。 【解決手段】 ウェットエッチング前に、基板表面（基
板１０１の露出面及びレジストパターン１０５の表面）
の正電荷帯電を行う。具体的には、工程増を招くことの
ないように、デスカムを行った後に閾値制御のイオン注
入を行い、ホウ素イオンにより正電荷に帯電させる。こ
の状態でウェットエッチングすることにより、基板表面
は正電荷が帯電した状態とされているため、ウェットエ
ッチング時の金属汚染の主原因となる正電荷を有する金
属イオンＭ+が基板表面と電気的に反発し、汚染が抑止
される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に半導体基板の表面に厚みの異なる複数
種のゲート絶縁膜を備えた半導体装置の製造方法に関す
る。
方法に関し、特に半導体基板の表面に厚みの異なる複数
種のゲート絶縁膜を備えた半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】近年では、消費電力を小さくする目的
で、内部回路を分圧した電圧にて動作させ、Ｉ／Ｏを含
む電源を規格化された電圧にて動作させる、多電源に対
応する半導体装置の要請が高まっている。このような半
導体装置では、各々の電圧による動作が最適な素子が要
求されるため、耐圧の異なる、即ち膜厚の異なる複数種
のゲート酸化膜を形成する必要がある。
で、内部回路を分圧した電圧にて動作させ、Ｉ／Ｏを含
む電源を規格化された電圧にて動作させる、多電源に対
応する半導体装置の要請が高まっている。このような半
導体装置では、各々の電圧による動作が最適な素子が要
求されるため、耐圧の異なる、即ち膜厚の異なる複数種
のゲート酸化膜を形成する必要がある。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
ように膜厚の異なる複数種のゲート酸化膜を形成する場
合には、薄いゲート絶縁膜の品質確保が重要な課題とな
る。膜厚の異なるゲート絶縁膜を形成する場合には、そ
の形成工程において薄いゲート絶縁膜を形成する領域を
ウェットエッチングすることが必要であるが、薄いゲー
ト絶縁膜の品質はこれを形成する領域の表面状態に大き
く依存するため、ウェットエッチングに基づく金属汚染
（メタル・コンタミーション）の影響を強く受けるとい
う問題がある。
ように膜厚の異なる複数種のゲート酸化膜を形成する場
合には、薄いゲート絶縁膜の品質確保が重要な課題とな
る。膜厚の異なるゲート絶縁膜を形成する場合には、そ
の形成工程において薄いゲート絶縁膜を形成する領域を
ウェットエッチングすることが必要であるが、薄いゲー
ト絶縁膜の品質はこれを形成する領域の表面状態に大き
く依存するため、ウェットエッチングに基づく金属汚染
（メタル・コンタミーション）の影響を強く受けるとい
う問題がある。
【０００４】そこで本発明は、基板表面の金属汚染を容
易且つ確実に抑止し、膜厚の異なるゲート絶縁膜を形成
する場合において特に薄いゲート絶縁膜の品質を向上さ
せ、高信頼性を得ることを可能とする半導体装置の製造
方法を提供することを目的とする。
易且つ確実に抑止し、膜厚の異なるゲート絶縁膜を形成
する場合において特に薄いゲート絶縁膜の品質を向上さ
せ、高信頼性を得ることを可能とする半導体装置の製造
方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明者らは、鋭意検討
の結果、以下に示す発明の諸態様に想到した。本発明で
は、半導体基板の表面に厚みの異なる複数種の絶縁膜を
備えた半導体装置の製造方法を対象とする。
の結果、以下に示す発明の諸態様に想到した。本発明で
は、半導体基板の表面に厚みの異なる複数種の絶縁膜を
備えた半導体装置の製造方法を対象とする。
【０００６】本発明の半導体装置の製造方法は、前記半
導体基板の第１及び第２の領域に第１の絶縁膜を形成す
る第１の工程と、前記第２の領域を覆い前記第１の領域
を露出するような形状にレジストパターンを形成する第
２の工程と、前記第１の絶縁膜にプラズマによる活性イ
オン種を作用させ、前記第１の絶縁膜の表面を親水性と
する第３の工程と、前記第１の領域の表層に正電荷を帯
電させる第４の工程と、前記レジストパターンをマスク
として、前記第１の領域に形成された前記第１の絶縁膜
をウェットエッチングにより除去する第５の工程と、前
記レジストパターンを除去する第６の工程と、前記第１
及び第２の領域に第２の絶縁膜を形成する第７の工程と
を含む。
導体基板の第１及び第２の領域に第１の絶縁膜を形成す
る第１の工程と、前記第２の領域を覆い前記第１の領域
を露出するような形状にレジストパターンを形成する第
２の工程と、前記第１の絶縁膜にプラズマによる活性イ
オン種を作用させ、前記第１の絶縁膜の表面を親水性と
する第３の工程と、前記第１の領域の表層に正電荷を帯
電させる第４の工程と、前記レジストパターンをマスク
として、前記第１の領域に形成された前記第１の絶縁膜
をウェットエッチングにより除去する第５の工程と、前
記レジストパターンを除去する第６の工程と、前記第１
及び第２の領域に第２の絶縁膜を形成する第７の工程と
を含む。
【０００７】また、本発明の半導体装置の製造方法の他
の態様は、前記半導体基板の第１及び第２の領域に第１
の絶縁膜を形成する第１の工程と、前記第２の領域を覆
い前記第１の領域を露出するような形状にレジストパタ
ーンを形成する第２の工程と、前記第１の絶縁膜の表面
を親水性とするとともに、前記第１の領域の表層に正電
荷を帯電させる程度に高強度の投入電力によりプラズマ
を発生し、当該第１の絶縁膜及び当該レジストパターン
に前記プラズマによる活性イオン種を作用させる第３の
工程と、前記レジストパターンをマスクとして、前記第
１の領域に形成された前記第１の絶縁膜をウェットエッ
チングにより除去する第４の工程と、前記レジストパタ
ーンを除去する第５の工程と、前記第１及び第２の領域
に第２の絶縁膜を形成する第６の工程とを含む。
の態様は、前記半導体基板の第１及び第２の領域に第１
の絶縁膜を形成する第１の工程と、前記第２の領域を覆
い前記第１の領域を露出するような形状にレジストパタ
ーンを形成する第２の工程と、前記第１の絶縁膜の表面
を親水性とするとともに、前記第１の領域の表層に正電
荷を帯電させる程度に高強度の投入電力によりプラズマ
を発生し、当該第１の絶縁膜及び当該レジストパターン
に前記プラズマによる活性イオン種を作用させる第３の
工程と、前記レジストパターンをマスクとして、前記第
１の領域に形成された前記第１の絶縁膜をウェットエッ
チングにより除去する第４の工程と、前記レジストパタ
ーンを除去する第５の工程と、前記第１及び第２の領域
に第２の絶縁膜を形成する第６の工程とを含む。
【０００８】
【発明の実施の形態】以下、本発明を適用した好適な諸
実施形態について図面を参照しながら詳細に説明する。
実施形態について図面を参照しながら詳細に説明する。
【０００９】−本発明の主要構成−
先ず、本発明の主要構成について、その作用・原理を踏
まえて説明する。
まえて説明する。
【００１０】本発明者は、薄いゲート絶縁膜の品質低下
を招来する主原因と考えられる基板表面の金属汚染が、
ｐｎ接合における空乏層形成による負電荷の発生に起因
することを見出した。
を招来する主原因と考えられる基板表面の金属汚染が、
ｐｎ接合における空乏層形成による負電荷の発生に起因
することを見出した。
【００１１】例えば、ｐ型のシリコン基板にｎ型ウェル
が形成されてなるＣＭＯＳトランジスタの場合、製造工
場にある室内照明の蛍光燈等からＳｉに入射する光によ
る光電効果により、ｎ型ウェルとｐ型基板の空乏層で発
生したエレクトロン／ホールペアのうちのエレクトロン
がｎ型ウェルに集合する。更にはＳｉのゼータ電位との
関係も相俟って、ｎ型ウェルの形成された基板表面が強
い負電位に帯電する。
が形成されてなるＣＭＯＳトランジスタの場合、製造工
場にある室内照明の蛍光燈等からＳｉに入射する光によ
る光電効果により、ｎ型ウェルとｐ型基板の空乏層で発
生したエレクトロン／ホールペアのうちのエレクトロン
がｎ型ウェルに集合する。更にはＳｉのゼータ電位との
関係も相俟って、ｎ型ウェルの形成された基板表面が強
い負電位に帯電する。
【００１２】他方、金属汚染は、金属イオン（Ｃｕ2+，
Ｆｅ2+，Ａｌ3+など）を主原因とするものであり、通常
これらは正電荷を有するものである。従って、ウェット
エッチング時に金属イオンが基板表面に電気的に引き寄
せられて付着し、金属汚染を惹起するものと考えられ
る。
Ｆｅ2+，Ａｌ3+など）を主原因とするものであり、通常
これらは正電荷を有するものである。従って、ウェット
エッチング時に金属イオンが基板表面に電気的に引き寄
せられて付着し、金属汚染を惹起するものと考えられ
る。
【００１３】そして本発明者は、ウェットエッチングに
より絶縁膜を除去する前に、半導体基板の表面（露出面
及びレジスト面）を積極的に正電荷に帯電させることに
想到した。この状態でウェットエッチングを行うことに
より、金属イオンが基板表面と電気的に反発し、金属汚
染の発生が抑止されることになる。
より絶縁膜を除去する前に、半導体基板の表面（露出面
及びレジスト面）を積極的に正電荷に帯電させることに
想到した。この状態でウェットエッチングを行うことに
より、金属イオンが基板表面と電気的に反発し、金属汚
染の発生が抑止されることになる。
【００１４】更には、上記のようにウェットエッチング
前に基板表面を正電荷に帯電させる具体的手法として、
正電荷帯電の特別な工程を付加することなく実現すると
いう観点から、複数種のゲート絶縁膜を有する半導体装
置の製造に不可欠な工程を利用して、工程増を招くこと
なく基板表面の正電荷帯電を行う。
前に基板表面を正電荷に帯電させる具体的手法として、
正電荷帯電の特別な工程を付加することなく実現すると
いう観点から、複数種のゲート絶縁膜を有する半導体装
置の製造に不可欠な工程を利用して、工程増を招くこと
なく基板表面の正電荷帯電を行う。
【００１５】耐電圧の異なる複数種のゲート絶縁膜を形
成するには、特定のゲート絶縁膜下の基板表層に不純物
を導入し、閾値制御（Ｖthコントロール）を行うことを
要する。
成するには、特定のゲート絶縁膜下の基板表層に不純物
を導入し、閾値制御（Ｖthコントロール）を行うことを
要する。
【００１６】また、ゲート絶縁膜のパターニングに用い
るレジストは通常ポジ型のものであるため、基板との密
着性を図る目的でＨＭＤＳが添加されるが、これが疎水
性を有するためにウェットエッチングに不都合となる。
そこで、ウェットエッチング工程の前に基板表面をＯ2
プラズマを用いてプレアッシングし（デスカム：descu
m）、当該表面を親水性に変えることが必要である。
るレジストは通常ポジ型のものであるため、基板との密
着性を図る目的でＨＭＤＳが添加されるが、これが疎水
性を有するためにウェットエッチングに不都合となる。
そこで、ウェットエッチング工程の前に基板表面をＯ2
プラズマを用いてプレアッシングし（デスカム：descu
m）、当該表面を親水性に変えることが必要である。
【００１７】しかしながら、デスカムを行った後には、
所定の待機時間（queue time）の経過によりゲート絶縁
膜の品質低下を招来する。ここで、デスカム後の基板表
面状態の時間的推移を調べた実験結果を示す。この実験
では、デスカム工程の後にウェットエッチング工程を行
う場合に、膜厚１０ｎｍに形成されたゲート絶縁膜の耐
圧破壊を起こす当該破壊耐圧（break down voltage）の
分布を調べた。図１，図２がｎ型ウェルについて、図
３，図４がｐ型ウェル（基板のｐ型領域）について調べ
た結果である。各図中、（ａ）が何も施さない基板状
態、（ｂ）がデスカム後２２時間が経過した状態、
（ｃ）がデスカム後２時間が経過した状態をそれぞれ示
す。
所定の待機時間（queue time）の経過によりゲート絶縁
膜の品質低下を招来する。ここで、デスカム後の基板表
面状態の時間的推移を調べた実験結果を示す。この実験
では、デスカム工程の後にウェットエッチング工程を行
う場合に、膜厚１０ｎｍに形成されたゲート絶縁膜の耐
圧破壊を起こす当該破壊耐圧（break down voltage）の
分布を調べた。図１，図２がｎ型ウェルについて、図
３，図４がｐ型ウェル（基板のｐ型領域）について調べ
た結果である。各図中、（ａ）が何も施さない基板状
態、（ｂ）がデスカム後２２時間が経過した状態、
（ｃ）がデスカム後２時間が経過した状態をそれぞれ示
す。
【００１８】このように、ｎ型ウェル上の破壊耐圧は、
デスカム後の時間が経過するほど分布が広がり、破壊耐
圧の低いサンプルが多く、他方、ｐ型ウェルでは破壊耐
圧の低化が見られないことが判る。これは、時間経過に
従ってｎ型ウェルに生成される負電荷量が増加し、ゲー
ト絶縁膜の品質低下を招来することを示しており、ｐ型
ウェルではホールの正電荷と金属イオンの正電荷とが電
気的に反発するために金属汚染が生じず、ゲート絶縁膜
が高品質に保たれるものと考えるのが合理的である。
デスカム後の時間が経過するほど分布が広がり、破壊耐
圧の低いサンプルが多く、他方、ｐ型ウェルでは破壊耐
圧の低化が見られないことが判る。これは、時間経過に
従ってｎ型ウェルに生成される負電荷量が増加し、ゲー
ト絶縁膜の品質低下を招来することを示しており、ｐ型
ウェルではホールの正電荷と金属イオンの正電荷とが電
気的に反発するために金属汚染が生じず、ゲート絶縁膜
が高品質に保たれるものと考えるのが合理的である。
【００１９】そこで本発明では、基板表面を正電荷に帯
電させた状態でウェットエッチングを行うことを念頭に
置き、デスカム工程を先に行った後に、閾値制御のイオ
ン注入工程を行う。閾値制御の不純物イオン注入では、
ホウ素（Ｂ）やリン（Ｐ）等の正電荷のイオンを用いる
ため、イオン注入後には基板表面（露出面及びレジスト
面）は正電荷が帯電する。本発明ではこの状態を利用
し、当該正電荷帯電の効果が継続する待機時間内、即ち
帯電した正電荷量がｎ型ウェルに生成される負電荷量よ
りも大きい状態を保つ待機時間内にウェットエッチング
工程に移行する。
電させた状態でウェットエッチングを行うことを念頭に
置き、デスカム工程を先に行った後に、閾値制御のイオ
ン注入工程を行う。閾値制御の不純物イオン注入では、
ホウ素（Ｂ）やリン（Ｐ）等の正電荷のイオンを用いる
ため、イオン注入後には基板表面（露出面及びレジスト
面）は正電荷が帯電する。本発明ではこの状態を利用
し、当該正電荷帯電の効果が継続する待機時間内、即ち
帯電した正電荷量がｎ型ウェルに生成される負電荷量よ
りも大きい状態を保つ待機時間内にウェットエッチング
工程に移行する。
【００２０】ここで、上述のようにデスカムの後に閾値
制御の不純物イオン注入を行った際の基板の表面電位を
ＰＤＭ（プラズマ・ダメージ・モニタ：Plasma Damage
Monitor）法により調べた実験結果を図５に示す。この
実験では、何も施さない基板状態、イオン注入装置Ａを
用いた場合、イオン注入装置Ｂを用いた場合、イオン注
入装置Ａを用いてイオン注入した後に表面洗浄を施した
場合、イオン注入装置Ｂを用いてイオン注入した後に表
面洗浄を施した場合のそれぞれについての表面電位を調
べた。図示のように、装置による若干の差異は見られる
ものの、当該イオン注入により表面電位がほぼ２倍とな
ることが判る。
制御の不純物イオン注入を行った際の基板の表面電位を
ＰＤＭ（プラズマ・ダメージ・モニタ：Plasma Damage
Monitor）法により調べた実験結果を図５に示す。この
実験では、何も施さない基板状態、イオン注入装置Ａを
用いた場合、イオン注入装置Ｂを用いた場合、イオン注
入装置Ａを用いてイオン注入した後に表面洗浄を施した
場合、イオン注入装置Ｂを用いてイオン注入した後に表
面洗浄を施した場合のそれぞれについての表面電位を調
べた。図示のように、装置による若干の差異は見られる
ものの、当該イオン注入により表面電位がほぼ２倍とな
ることが判る。
【００２１】また本発明では、正電荷帯電の特別な工程
を付加することなく、ウェットエッチング前に基板表面
を正電荷に帯電させる他の具体的手法として、閾値制御
の不純物イオン注入を行った後のデスカム工程におい
て、投入電力を通常のデスカムに比して強い所定範囲に
調節してプラズマエネルギーを制御し、基板表面を正電
荷に帯電させる方法を提案する。この場合にも、当該正
電荷帯電の効果が継続する時間内、即ち帯電した正電荷
量がｎ型ウェルに生成される負電荷量よりも大きい状態
を保つ時間内にウェットエッチング工程に移行する。こ
こで、基板表面に生成する正電荷量とプラズマダメージ
による歩留まり低下量とは言わばトレードオフの関係に
あるため、プラズマダメージの許容限界内にプラズマエ
ネルギーを制御することを要する。
を付加することなく、ウェットエッチング前に基板表面
を正電荷に帯電させる他の具体的手法として、閾値制御
の不純物イオン注入を行った後のデスカム工程におい
て、投入電力を通常のデスカムに比して強い所定範囲に
調節してプラズマエネルギーを制御し、基板表面を正電
荷に帯電させる方法を提案する。この場合にも、当該正
電荷帯電の効果が継続する時間内、即ち帯電した正電荷
量がｎ型ウェルに生成される負電荷量よりも大きい状態
を保つ時間内にウェットエッチング工程に移行する。こ
こで、基板表面に生成する正電荷量とプラズマダメージ
による歩留まり低下量とは言わばトレードオフの関係に
あるため、プラズマダメージの許容限界内にプラズマエ
ネルギーを制御することを要する。
【００２２】デスカム制御による基板表面状態を調べた
実験結果を図６及び図７に示す。ここでは、膜厚１０ｎ
ｍに形成されたゲート絶縁膜の耐圧破壊を起こす当該破
壊耐圧（break down voltage）の分布をｎ型ウェルにつ
いて調べた。図６の（ａ）が何も施さない基板状態、
（ｂ）がプラズマ発生装置Ａを用いてデスカム制御した
場合、図７の（ｃ）がプラズマ発生装置Ｂを用いてデス
カム制御した場合をそれぞれ示す。図示のように、装置
による若干の差異は見られるものの、デスカム制御を行
うことにより破壊耐圧の低化が見られなくなり、ゲート
絶縁膜が高品質に保たれるものと考えられる。
実験結果を図６及び図７に示す。ここでは、膜厚１０ｎ
ｍに形成されたゲート絶縁膜の耐圧破壊を起こす当該破
壊耐圧（break down voltage）の分布をｎ型ウェルにつ
いて調べた。図６の（ａ）が何も施さない基板状態、
（ｂ）がプラズマ発生装置Ａを用いてデスカム制御した
場合、図７の（ｃ）がプラズマ発生装置Ｂを用いてデス
カム制御した場合をそれぞれ示す。図示のように、装置
による若干の差異は見られるものの、デスカム制御を行
うことにより破壊耐圧の低化が見られなくなり、ゲート
絶縁膜が高品質に保たれるものと考えられる。
【００２３】また、デスカム制御による基板の表面電位
をＰＤＭ法により調べた実験結果を図８に示す。ここで
は、何も施さない基板状態、デスカムＡを用いた場合、
デスカム装置Ｂを用いた場合のそれぞれについての表面
電位を調べた。図示のように、装置による若干の差異は
見られるものの、当該デスカム制御により表面電位がほ
ぼ４〜２０倍となることが判る。
をＰＤＭ法により調べた実験結果を図８に示す。ここで
は、何も施さない基板状態、デスカムＡを用いた場合、
デスカム装置Ｂを用いた場合のそれぞれについての表面
電位を調べた。図示のように、装置による若干の差異は
見られるものの、当該デスカム制御により表面電位がほ
ぼ４〜２０倍となることが判る。
【００２４】なお、金属汚染を抑止する他の手法とし
て、閾値制御の不純物イオン注入工程、デスカム工程を
経た後に、エッチング液にアニオンを含有する界面活性
剤を添加し、ウェットエッチングすることが考えられ
る。これにより、汚染の原因となる正電荷が消失して負
電位に帯電した状態となり、ｎ型ウェルに集合したエレ
クトロンと電気的反発するため、金属汚染が抑止され
る。
て、閾値制御の不純物イオン注入工程、デスカム工程を
経た後に、エッチング液にアニオンを含有する界面活性
剤を添加し、ウェットエッチングすることが考えられ
る。これにより、汚染の原因となる正電荷が消失して負
電位に帯電した状態となり、ｎ型ウェルに集合したエレ
クトロンと電気的反発するため、金属汚染が抑止され
る。
【００２５】−具体的な実施形態−以下、上述した主要
構成を踏まえた本発明の具体的な諸実施形態について説
明する。
構成を踏まえた本発明の具体的な諸実施形態について説
明する。
【００２６】（第１の実施形態）本実施形態では、膜厚
の異なる２種のゲート絶縁膜を有するＣＭＯＳトランジ
スタの製造方法を例示する。図９及び図１０は、第１の
実施形態のＣＭＯＳトランジスタの製造方法を工程順に
示す概略断面図である。
の異なる２種のゲート絶縁膜を有するＣＭＯＳトランジ
スタの製造方法を例示する。図９及び図１０は、第１の
実施形態のＣＭＯＳトランジスタの製造方法を工程順に
示す概略断面図である。
【００２７】先ず、図９（ａ）に示すように、ｐ型で抵
抗率２０Ω・ｃｍのＣＺ基板１０１を用意し、イオン注
入により、ｎ型不純物、ここではＰ+（リン）を加速エ
ネルギー１８０ｋｅＶ、ドーズ量１．５×１０13／ｃｍ
2の条件でドープし、１１５０℃で５時間の熱シーケン
スの熱拡散により、ｎ型ウェル１０２を形成する。
抗率２０Ω・ｃｍのＣＺ基板１０１を用意し、イオン注
入により、ｎ型不純物、ここではＰ+（リン）を加速エ
ネルギー１８０ｋｅＶ、ドーズ量１．５×１０13／ｃｍ
2の条件でドープし、１１５０℃で５時間の熱シーケン
スの熱拡散により、ｎ型ウェル１０２を形成する。
【００２８】続いて、いわゆるＬＯＣＯＳ法によりフィ
ールド酸化膜１０３を形成して素子形成領域を画定す
る。具体的には、ｐ型基板１０１の素子分離領域にフィ
ールド酸化膜１０３を形成し、基板１０１のｐ型領域上
に領域１１１Ａ，領域１１１Ｂを、ｎ型ウェル１０２上
に領域１１１Ｃ，領域１１１Ｄをそれぞれ画定する。こ
こで、領域１１１Ａ，１１１Ｄには３．３Ｖの駆動電圧
で動作する素子が、領域１１１Ｂ，１１１Ｃには１．８
Ｖの駆動電圧で動作する素子がそれぞれ形成される。
ールド酸化膜１０３を形成して素子形成領域を画定す
る。具体的には、ｐ型基板１０１の素子分離領域にフィ
ールド酸化膜１０３を形成し、基板１０１のｐ型領域上
に領域１１１Ａ，領域１１１Ｂを、ｎ型ウェル１０２上
に領域１１１Ｃ，領域１１１Ｄをそれぞれ画定する。こ
こで、領域１１１Ａ，１１１Ｄには３．３Ｖの駆動電圧
で動作する素子が、領域１１１Ｂ，１１１Ｃには１．８
Ｖの駆動電圧で動作する素子がそれぞれ形成される。
【００２９】そして、ウェット酸化法により９００℃の
条件で領域１１１Ａ〜１１１Ｄ上に第１の酸化膜１０４
を膜厚１０ｎｍ程度に形成する。
条件で領域１１１Ａ〜１１１Ｄ上に第１の酸化膜１０４
を膜厚１０ｎｍ程度に形成する。
【００３０】続いて、図９（ｂ）に示すように、領域１
１１Ｂ，１１１Ｃを開口し領域１１１Ａ，１１１Ｄを覆
う形状のレジストパターン１０５を形成する。続いて、
基板表面（露出した領域１１１Ｂ，１１１Ｃ及びレジス
トパターン１０５の表面）にデスカム（descum）処理を
施して当該表面を親水性とする。その後、閾値制御のた
めにレジストパターン１０５をマスクとして領域１１１
Ｂ，１１１Ｃにｐ型不純物、ここではホウ素（Ｂ+）を
加速エネルギー２０ＫｅＶ、ドーズ量１．０×１０12／
ｃｍ2の条件でイオン注入する。このとき、当該表面は
正電荷が帯電する。
１１Ｂ，１１１Ｃを開口し領域１１１Ａ，１１１Ｄを覆
う形状のレジストパターン１０５を形成する。続いて、
基板表面（露出した領域１１１Ｂ，１１１Ｃ及びレジス
トパターン１０５の表面）にデスカム（descum）処理を
施して当該表面を親水性とする。その後、閾値制御のた
めにレジストパターン１０５をマスクとして領域１１１
Ｂ，１１１Ｃにｐ型不純物、ここではホウ素（Ｂ+）を
加速エネルギー２０ＫｅＶ、ドーズ量１．０×１０12／
ｃｍ2の条件でイオン注入する。このとき、当該表面は
正電荷が帯電する。
【００３１】続いて、図９（ｃ）に示すように、上述し
たように正電荷帯電の効果が継続する待機時間（queue
time）、即ち帯電した正電荷量がｎ型ウェル１０２に生
成される負電荷量よりも大きい状態を保ち、当該表面が
正電荷が帯電した状態で、ＨＦ０．５％＋ＮＨ4Ｆ１５
％＋Ｈ2Ｏ2１０％を含み２５℃の条件のエッチング液に
基板１０１を浸漬させ、ウェットエッチングにより領域
１１１Ｂ，１１１Ｃの第１の酸化膜１０４を除去する。
このウェットエッチング工程は、第１の酸化膜１０４の
膜厚が１０ｎｍ程度であることから換算して、約１分間
程度の処理時間となる。
たように正電荷帯電の効果が継続する待機時間（queue
time）、即ち帯電した正電荷量がｎ型ウェル１０２に生
成される負電荷量よりも大きい状態を保ち、当該表面が
正電荷が帯電した状態で、ＨＦ０．５％＋ＮＨ4Ｆ１５
％＋Ｈ2Ｏ2１０％を含み２５℃の条件のエッチング液に
基板１０１を浸漬させ、ウェットエッチングにより領域
１１１Ｂ，１１１Ｃの第１の酸化膜１０４を除去する。
このウェットエッチング工程は、第１の酸化膜１０４の
膜厚が１０ｎｍ程度であることから換算して、約１分間
程度の処理時間となる。
【００３２】このとき、図１１に示すように、基板表面
は正電荷が帯電した状態とされているため、ウェットエ
ッチング時の金属汚染の主原因となる正電荷を有する金
属イオンは基板表面と電気的に反発し、汚染が抑止され
る。
は正電荷が帯電した状態とされているため、ウェットエ
ッチング時の金属汚染の主原因となる正電荷を有する金
属イオンは基板表面と電気的に反発し、汚染が抑止され
る。
【００３３】ここで、エッチング液にＮＨ4Ｆを添加す
る理由は以下に示すことにある。即ち、希釈ＨＦは、通
常乖離定数が７．４×１０-4と非常に小さく、このまま
エッチング液として用いたのでは酸化膜のエッチングレ
ートを安定化させることは困難である。そこで、上記の
ようにエッチング液に更にＮＨ4Ｆを添加することによ
り、乖離定数を４．７となり、酸化膜のエッチングレー
トを１０００倍以上に改善させることができる。
る理由は以下に示すことにある。即ち、希釈ＨＦは、通
常乖離定数が７．４×１０-4と非常に小さく、このまま
エッチング液として用いたのでは酸化膜のエッチングレ
ートを安定化させることは困難である。そこで、上記の
ようにエッチング液に更にＮＨ4Ｆを添加することによ
り、乖離定数を４．７となり、酸化膜のエッチングレー
トを１０００倍以上に改善させることができる。
【００３４】また、前記エッチング液にＨ2Ｏ2を添加す
る理由は以下に示すことにある。即ち、Ｈ2Ｏ2の添加に
より、酸化還元電位を、 Ｈ2Ｏ2＋２Ｈ-＋２ｅ- → ２Ｈ2Ｏ １．７７６Ｖ（un
it:NHE） とすることができ、金属汚染の主原因がＦｅ，Ａｌ，Ｃ
ｕであった場合、 Ｃｕ2+＋２ｅ- → Ｃｕ ０．３３７Ｖ Ｆｅ2+＋２ｅ- → Ｆｅ −０．４４０Ｖ Ａｌ3+＋３ｅ- → Ａｌ −１．６６３Ｖ となり、これらの金属汚染があった場合については、酸
化還元電位のポテンシャルの高さから基板表面への付着
のような影響が更に緩和される。
る理由は以下に示すことにある。即ち、Ｈ2Ｏ2の添加に
より、酸化還元電位を、 Ｈ2Ｏ2＋２Ｈ-＋２ｅ- → ２Ｈ2Ｏ １．７７６Ｖ（un
it:NHE） とすることができ、金属汚染の主原因がＦｅ，Ａｌ，Ｃ
ｕであった場合、 Ｃｕ2+＋２ｅ- → Ｃｕ ０．３３７Ｖ Ｆｅ2+＋２ｅ- → Ｆｅ −０．４４０Ｖ Ａｌ3+＋３ｅ- → Ａｌ −１．６６３Ｖ となり、これらの金属汚染があった場合については、酸
化還元電位のポテンシャルの高さから基板表面への付着
のような影響が更に緩和される。
【００３５】続いて、図１０（ａ）に示すように、Ｈ2
ＳＯ4７５％＋Ｈ2Ｏ2２５％からなる溶液を用いて、１
１０℃の条件で基板１０１にＳＰＭ処理を施し、レジス
トパターン１０５を除去する。
ＳＯ4７５％＋Ｈ2Ｏ2２５％からなる溶液を用いて、１
１０℃の条件で基板１０１にＳＰＭ処理を施し、レジス
トパターン１０５を除去する。
【００３６】続いて、図１０（ｂ）に示すように、ウェ
ット酸化法により９００℃の条件で領域１１１Ａ〜１１
１Ｄ上に第２の酸化膜を膜厚１０ｎｍ程度に形成する。
このとき、領域１１１Ｂ，１１１Ｃには第２の酸化膜か
らなる第１のゲート絶縁膜１０６が、領域１１１Ａ，１
１１Ｄには第１及び第２の酸化膜からなる第２のゲート
絶縁膜１０７が形成されることになる。
ット酸化法により９００℃の条件で領域１１１Ａ〜１１
１Ｄ上に第２の酸化膜を膜厚１０ｎｍ程度に形成する。
このとき、領域１１１Ｂ，１１１Ｃには第２の酸化膜か
らなる第１のゲート絶縁膜１０６が、領域１１１Ａ，１
１１Ｄには第１及び第２の酸化膜からなる第２のゲート
絶縁膜１０７が形成されることになる。
【００３７】続いて、ＣＶＤ法により全面に濃度５×１
０20／ｃｍ3のドープトアモルファスシリコン膜を膜厚
２００ｎｍ程度に堆積し、これをパターニングすること
により、領域１１１Ａ〜１１１Ｄにそれぞれゲート電極
１０８をパターン形成する。
０20／ｃｍ3のドープトアモルファスシリコン膜を膜厚
２００ｎｍ程度に堆積し、これをパターニングすること
により、領域１１１Ａ〜１１１Ｄにそれぞれゲート電極
１０８をパターン形成する。
【００３８】続いて、図１０（ｃ）に示すように、各ゲ
ート電極１０８の両側の基板表層に不純物、領域１１１
Ａ，１１１Ｂにはｎ型不純物であるリン（Ｐ+）を、領
域１１１Ｃ，１１１Ｄにはｐ型不純物であるホウ素（Ｂ
+）をそれぞれイオン注入し、アニール処理を施すこと
により、ｎ型ソース／ドレイン１０９及びｐ型ソース／
ドレイン１１０をそれぞれ形成する。このとき、領域１
１１Ａ，１１１Ｂにはｎ型ＭＯＳトランジスタが、領域
１１１Ｃ，１１１Ｄにはｐ型ＭＯＳトランジスタがそれ
ぞれ形成されることになる。
ート電極１０８の両側の基板表層に不純物、領域１１１
Ａ，１１１Ｂにはｎ型不純物であるリン（Ｐ+）を、領
域１１１Ｃ，１１１Ｄにはｐ型不純物であるホウ素（Ｂ
+）をそれぞれイオン注入し、アニール処理を施すこと
により、ｎ型ソース／ドレイン１０９及びｐ型ソース／
ドレイン１１０をそれぞれ形成する。このとき、領域１
１１Ａ，１１１Ｂにはｎ型ＭＯＳトランジスタが、領域
１１１Ｃ，１１１Ｄにはｐ型ＭＯＳトランジスタがそれ
ぞれ形成されることになる。
【００３９】しかる後、層間絶縁膜やコンタクト孔、各
種配線層等の形成を経て、ＣＭＯＳトランジスタを完成
させる。
種配線層等の形成を経て、ＣＭＯＳトランジスタを完成
させる。
【００４０】本実施形態によれば、膜厚（耐圧）の異な
る２種のゲート絶縁膜１０６，１０７を有するＣＭＯＳ
トランジスタを製造するに際して、工程増を招くことな
く、薄いゲート絶縁膜１０６を形成する場合に必須工程
であるウェットエッチングを金属汚染を生ぜしめること
なく行うことができるので、信頼性の高い薄いゲート絶
縁膜の形成が可能となる。従って、実質上ゲート長を小
さく設定でき、小さな回路面積とされたＣＭＯＳトラン
ジスタが実現する。
る２種のゲート絶縁膜１０６，１０７を有するＣＭＯＳ
トランジスタを製造するに際して、工程増を招くことな
く、薄いゲート絶縁膜１０６を形成する場合に必須工程
であるウェットエッチングを金属汚染を生ぜしめること
なく行うことができるので、信頼性の高い薄いゲート絶
縁膜の形成が可能となる。従って、実質上ゲート長を小
さく設定でき、小さな回路面積とされたＣＭＯＳトラン
ジスタが実現する。
【００４１】（第２の実施形態）本実施形態では、３種
のゲート絶縁膜を有し、周辺回路としてＣＭＯＳトラン
ジスタを備えたＥＥＰＲＯＭの製造方法を例示する。図
１２及び図１３は、第２の実施形態のＥＥＰＲＯＭの製
造方法を工程順に示す概略断面図である。
のゲート絶縁膜を有し、周辺回路としてＣＭＯＳトラン
ジスタを備えたＥＥＰＲＯＭの製造方法を例示する。図
１２及び図１３は、第２の実施形態のＥＥＰＲＯＭの製
造方法を工程順に示す概略断面図である。
【００４２】先ず、図１２（ａ）に示すように、ｐ型で
抵抗率２０Ω・ｃｍのＣＺ基板２０１を用意し、イオン
注入により、ｎ型不純物、ここではＰ+（リン）を加速
エネルギー１８０ｋｅＶ、ドーズ量１．５×１０13／ｃ
ｍ2の条件でドープし、１１５０℃で５時間の熱シーケ
ンスの熱拡散により、ｎ型ウェル２０２を形成する。
抵抗率２０Ω・ｃｍのＣＺ基板２０１を用意し、イオン
注入により、ｎ型不純物、ここではＰ+（リン）を加速
エネルギー１８０ｋｅＶ、ドーズ量１．５×１０13／ｃ
ｍ2の条件でドープし、１１５０℃で５時間の熱シーケ
ンスの熱拡散により、ｎ型ウェル２０２を形成する。
【００４３】続いて、いわゆるＬＯＣＯＳ法によりフィ
ールド酸化膜２０３を形成して素子形成領域を画定す
る。具体的には、ｐ型基板２０１の素子分離領域にフィ
ールド酸化膜２０３を形成し、基板２０１のｐ型領域上
に領域２１１Ａ，領域２１１Ｂ，２１１Ｅを、ｎ型ウェ
ル２０２上に領域２１１Ｃ，領域２１１Ｄをそれぞれ画
定する。
ールド酸化膜２０３を形成して素子形成領域を画定す
る。具体的には、ｐ型基板２０１の素子分離領域にフィ
ールド酸化膜２０３を形成し、基板２０１のｐ型領域上
に領域２１１Ａ，領域２１１Ｂ，２１１Ｅを、ｎ型ウェ
ル２０２上に領域２１１Ｃ，領域２１１Ｄをそれぞれ画
定する。
【００４４】そして、ドライ酸化法により１０００℃の
条件で領域２１１Ａ〜２１１Ｅ上に第１の酸化膜２０４
を膜厚１０ｎｍ程度に形成する。
条件で領域２１１Ａ〜２１１Ｅ上に第１の酸化膜２０４
を膜厚１０ｎｍ程度に形成する。
【００４５】続いて、図１２（ｂ）に示すように、濃度
１×１０20／ｃｍ3のドープトアモルファスシリコン膜
を膜厚２００ｎｍ程度に形成し、これをパターニングす
ることにより、領域２１１Ｅの第１の酸化膜２０４上の
みにフローティングゲート電極２１２をパターン形成す
る。
１×１０20／ｃｍ3のドープトアモルファスシリコン膜
を膜厚２００ｎｍ程度に形成し、これをパターニングす
ることにより、領域２１１Ｅの第１の酸化膜２０４上の
みにフローティングゲート電極２１２をパターン形成す
る。
【００４６】続いて、図１２（ｃ）に示すように、ＣＶ
Ｄ法により８００℃の条件でＨＴＯ膜２１３を膜厚９ｎ
ｍ程度に形成した後、領域２１１Ｅ上のＨＴＯ膜２１３
を覆うレジストパターン２１４を形成し、このレジスト
パターン２１４をマスクとして、ＨＴＯ膜２１３を領域
２１１Ｅ上でフローティングゲート電極２１２を覆う形
状にパターニングするとともに、領域２１１Ａ〜２１１
Ｄ上の第１の酸化膜２０４を除去する。ここで、領域２
１１Ｅの第１の酸化膜２０４がトンネル絶縁膜（第３の
ゲート絶縁膜）として、ＨＴＯ膜２１３がキャパシタ構
造の誘電体膜として機能することになる。
Ｄ法により８００℃の条件でＨＴＯ膜２１３を膜厚９ｎ
ｍ程度に形成した後、領域２１１Ｅ上のＨＴＯ膜２１３
を覆うレジストパターン２１４を形成し、このレジスト
パターン２１４をマスクとして、ＨＴＯ膜２１３を領域
２１１Ｅ上でフローティングゲート電極２１２を覆う形
状にパターニングするとともに、領域２１１Ａ〜２１１
Ｄ上の第１の酸化膜２０４を除去する。ここで、領域２
１１Ｅの第１の酸化膜２０４がトンネル絶縁膜（第３の
ゲート絶縁膜）として、ＨＴＯ膜２１３がキャパシタ構
造の誘電体膜として機能することになる。
【００４７】続いて、レジストパターン２１４を除去し
た後、図１２（ｄ）に示すように、ウェット酸化法によ
り９００℃の条件で領域２１１Ａ〜２１１Ｄ上に第２の
酸化膜２１５を膜厚１０ｎｍ程度に形成する。
た後、図１２（ｄ）に示すように、ウェット酸化法によ
り９００℃の条件で領域２１１Ａ〜２１１Ｄ上に第２の
酸化膜２１５を膜厚１０ｎｍ程度に形成する。
【００４８】続いて、領域を開口し領域２１１Ｂ，２１
１Ｃ，２１１Ｅを覆う形状のレジストパターン２０５を
形成する。続いて、基板表面（露出した領域２１１Ａ，
２１１Ｄ及びレジストパターン２０５の表面）にデスカ
ム（descum）処理を施して当該表面を親水性とする。そ
の後、閾値制御のためにレジストパターン２０５をマス
クとして２１１Ａ，２１１Ｄにｐ型不純物、ここではホ
ウ素（Ｂ+）を加速エネルギー２０ＫｅＶ、ドーズ量
１．０×１０12／ｃｍ2の条件でイオン注入する。この
とき、当該表面は正電荷が帯電する。
１Ｃ，２１１Ｅを覆う形状のレジストパターン２０５を
形成する。続いて、基板表面（露出した領域２１１Ａ，
２１１Ｄ及びレジストパターン２０５の表面）にデスカ
ム（descum）処理を施して当該表面を親水性とする。そ
の後、閾値制御のためにレジストパターン２０５をマス
クとして２１１Ａ，２１１Ｄにｐ型不純物、ここではホ
ウ素（Ｂ+）を加速エネルギー２０ＫｅＶ、ドーズ量
１．０×１０12／ｃｍ2の条件でイオン注入する。この
とき、当該表面は正電荷が帯電する。
【００４９】続いて、図１３（ａ）に示すように、上述
したように正電荷帯電の効果が継続する待機時間以内
に、即ち帯電した正電荷量がｎ型ウェル２０２に生成さ
れる負電荷量よりも大きい状態を保ち、当該表面が正電
荷が帯電した状態で、ＨＦ０．５％＋ＮＨ4Ｆ１５％を
含み２５℃の条件のエッチング液に基板２０１を浸漬さ
せ、ウェットエッチングにより領域２１１Ａ，２１１Ｄ
の第２の酸化膜２１５を除去する。このウェットエッチ
ング工程は、第２の酸化膜２１５の膜厚が１０ｎｍ程度
であることから換算して、約１分間程度の処理時間とな
る。
したように正電荷帯電の効果が継続する待機時間以内
に、即ち帯電した正電荷量がｎ型ウェル２０２に生成さ
れる負電荷量よりも大きい状態を保ち、当該表面が正電
荷が帯電した状態で、ＨＦ０．５％＋ＮＨ4Ｆ１５％を
含み２５℃の条件のエッチング液に基板２０１を浸漬さ
せ、ウェットエッチングにより領域２１１Ａ，２１１Ｄ
の第２の酸化膜２１５を除去する。このウェットエッチ
ング工程は、第２の酸化膜２１５の膜厚が１０ｎｍ程度
であることから換算して、約１分間程度の処理時間とな
る。
【００５０】このとき、基板表面は正電荷が帯電した状
態とされているため、ウェットエッチング時の金属汚染
の主原因となる正電荷を有する金属イオンが基板表面と
電気的に反発し、汚染が抑止される。
態とされているため、ウェットエッチング時の金属汚染
の主原因となる正電荷を有する金属イオンが基板表面と
電気的に反発し、汚染が抑止される。
【００５１】続いて、図１３（ｂ）に示すように、Ｈ2
ＳＯ4７５％＋Ｈ2Ｏ2２５％からなる溶液を用いて、１
１０℃の条件で基板２０１にＳＰＭ処理を施し、レジス
トパターン２０５を除去する。
ＳＯ4７５％＋Ｈ2Ｏ2２５％からなる溶液を用いて、１
１０℃の条件で基板２０１にＳＰＭ処理を施し、レジス
トパターン２０５を除去する。
【００５２】続いて、ウェット酸化法により９００℃の
条件で領域２１１Ａ〜２１１Ｄ上に第３の酸化膜を膜厚
１０ｎｍ程度に形成する。このとき、領域２１１Ａ，２
１１Ｄには第３の酸化膜からなる第１のゲート絶縁膜２
０６が、領域２１１Ｂ，２１１Ｃには第２及び第３の酸
化膜からなる第２のゲート絶縁膜２０７が形成されるこ
とになる。
条件で領域２１１Ａ〜２１１Ｄ上に第３の酸化膜を膜厚
１０ｎｍ程度に形成する。このとき、領域２１１Ａ，２
１１Ｄには第３の酸化膜からなる第１のゲート絶縁膜２
０６が、領域２１１Ｂ，２１１Ｃには第２及び第３の酸
化膜からなる第２のゲート絶縁膜２０７が形成されるこ
とになる。
【００５３】続いて、図１３（ｃ）に示すように、ＣＶ
Ｄ法により全面に濃度５×１０20／ｃｍ3のドープトア
モルファスシリコン膜を膜厚２００ｎｍ程度に堆積し、
これをパターニングすることにより、領域２１１Ａ〜２
１１Ｅにそれぞれゲート電極２０８をパターン形成した
後、各ゲート電極２０８の両側の基板表層に不純物、領
域２１１Ａ，２１１Ｂ，２１１Ｅにはｎ型不純物である
リン（Ｐ+）を、領域２１１Ｃ，２１１Ｄにはｐ型不純
物であるホウ素（Ｂ+）をそれぞれイオン注入し、アニ
ール処理を施すことにより、ｎ型ソース／ドレイン２０
９及びｐ型ソース／ドレイン２１０をそれぞれ形成す
る。このとき、領域２１１Ａ，２１１Ｂにはｎ型ＭＯＳ
トランジスタが、領域２１１Ｃ，２１１Ｄにはｐ型ＭＯ
Ｓトランジスタが、領域２１１Ｅにはフローティングゲ
ート型の記憶素子がそれぞれ形成されることになる。
Ｄ法により全面に濃度５×１０20／ｃｍ3のドープトア
モルファスシリコン膜を膜厚２００ｎｍ程度に堆積し、
これをパターニングすることにより、領域２１１Ａ〜２
１１Ｅにそれぞれゲート電極２０８をパターン形成した
後、各ゲート電極２０８の両側の基板表層に不純物、領
域２１１Ａ，２１１Ｂ，２１１Ｅにはｎ型不純物である
リン（Ｐ+）を、領域２１１Ｃ，２１１Ｄにはｐ型不純
物であるホウ素（Ｂ+）をそれぞれイオン注入し、アニ
ール処理を施すことにより、ｎ型ソース／ドレイン２０
９及びｐ型ソース／ドレイン２１０をそれぞれ形成す
る。このとき、領域２１１Ａ，２１１Ｂにはｎ型ＭＯＳ
トランジスタが、領域２１１Ｃ，２１１Ｄにはｐ型ＭＯ
Ｓトランジスタが、領域２１１Ｅにはフローティングゲ
ート型の記憶素子がそれぞれ形成されることになる。
【００５４】しかる後、層間絶縁膜やコンタクト孔、各
種配線層等の形成を経て、ＥＥＰＲＯＭを完成させる。
種配線層等の形成を経て、ＥＥＰＲＯＭを完成させる。
【００５５】本実施形態によれば、膜厚（耐圧）の異な
る２種のゲート絶縁膜２０６，２０７を有するＣＭＯＳ
トランジスタを周辺回路として備えたＥＥＰＲＯＭを製
造するに際して、工程増を招くことなく、薄いゲート絶
縁膜２０６を形成する場合に必須工程であるウェットエ
ッチングを金属汚染を生ぜしめることなく行うことがで
きるので、信頼性の高い薄いゲート絶縁膜の形成が可能
となる。従って、実質上ゲート長を小さく設定でき、小
さな回路面積とされたＥＥＰＲＯＭが実現する。
る２種のゲート絶縁膜２０６，２０７を有するＣＭＯＳ
トランジスタを周辺回路として備えたＥＥＰＲＯＭを製
造するに際して、工程増を招くことなく、薄いゲート絶
縁膜２０６を形成する場合に必須工程であるウェットエ
ッチングを金属汚染を生ぜしめることなく行うことがで
きるので、信頼性の高い薄いゲート絶縁膜の形成が可能
となる。従って、実質上ゲート長を小さく設定でき、小
さな回路面積とされたＥＥＰＲＯＭが実現する。
【００５６】（第３の実施形態）本実施形態では、第２
の実施形態と同様に、３種のゲート絶縁膜を有し、周辺
回路としてＣＭＯＳトランジスタを備えたＥＥＰＲＯＭ
の製造方法を例示するが、ウェットエッチング前の基板
の帯電手法が異なる点で相違する。図１４及び図１５
は、第３の実施形態のＥＥＰＲＯＭの製造方法を工程順
に示す概略断面図である。
の実施形態と同様に、３種のゲート絶縁膜を有し、周辺
回路としてＣＭＯＳトランジスタを備えたＥＥＰＲＯＭ
の製造方法を例示するが、ウェットエッチング前の基板
の帯電手法が異なる点で相違する。図１４及び図１５
は、第３の実施形態のＥＥＰＲＯＭの製造方法を工程順
に示す概略断面図である。
【００５７】先ず、図１４（ａ）に示すように、ｐ型で
抵抗率２０Ω・ｃｍのＣＺ基板３０１を用意し、イオン
注入により、ｎ型不純物、ここではＰ+（リン）を加速
エネルギー１８０ｋｅＶ、ドーズ量１．５×１０13／ｃ
ｍ2の条件でドープし、１１５０℃で５時間の熱シーケ
ンスの熱拡散により、ｎ型ウェル３０２を形成する。
抵抗率２０Ω・ｃｍのＣＺ基板３０１を用意し、イオン
注入により、ｎ型不純物、ここではＰ+（リン）を加速
エネルギー１８０ｋｅＶ、ドーズ量１．５×１０13／ｃ
ｍ2の条件でドープし、１１５０℃で５時間の熱シーケ
ンスの熱拡散により、ｎ型ウェル３０２を形成する。
【００５８】続いて、いわゆるＬＯＣＯＳ法によりフィ
ールド酸化膜３０３を形成して素子形成領域を画定す
る。具体的には、ｐ型基板３０１の素子分離領域にフィ
ールド酸化膜３０３を形成し、基板３０１のｐ型領域上
に領域３１１Ａ，領域３１１Ｂ，３１１Ｅを、ｎ型ウェ
ル３０２上に領域３１１Ｃ，領域３１１Ｄをそれぞれ画
定する。
ールド酸化膜３０３を形成して素子形成領域を画定す
る。具体的には、ｐ型基板３０１の素子分離領域にフィ
ールド酸化膜３０３を形成し、基板３０１のｐ型領域上
に領域３１１Ａ，領域３１１Ｂ，３１１Ｅを、ｎ型ウェ
ル３０２上に領域３１１Ｃ，領域３１１Ｄをそれぞれ画
定する。
【００５９】そして、ドライ酸化法により１０００℃の
条件で領域３１１Ａ〜３１１Ｅ上に第１の酸化膜３０４
を膜厚１０ｎｍ程度に形成する。
条件で領域３１１Ａ〜３１１Ｅ上に第１の酸化膜３０４
を膜厚１０ｎｍ程度に形成する。
【００６０】続いて、図１４（ｂ）に示すように、濃度
１×１０20／ｃｍ3のドープトアモルファスシリコン膜
を膜厚２００ｎｍ程度に形成し、これをパターニングす
ることにより、領域３１１Ｅの第１の酸化膜３０４上の
みにフローティングゲート電極３１２をパターン形成す
る。
１×１０20／ｃｍ3のドープトアモルファスシリコン膜
を膜厚２００ｎｍ程度に形成し、これをパターニングす
ることにより、領域３１１Ｅの第１の酸化膜３０４上の
みにフローティングゲート電極３１２をパターン形成す
る。
【００６１】続いて、図１４（ｃ）に示すように、ＣＶ
Ｄ法により８００℃の条件でＨＴＯ膜３１３を膜厚９ｎ
ｍ程度に形成した後、領域３１１Ｅ上のＨＴＯ膜３１３
を覆うレジストパターン３１４を形成し、このレジスト
パターン３１４をマスクとして、ＨＴＯ膜３１３を領域
３１１Ｅ上でフローティングゲート電極３１２を覆う形
状にパターニングするとともに、領域３１１Ａ〜３１１
Ｄ上の第１の酸化膜３０４を除去する。ここで、領域３
１１Ｅの第１の酸化膜３０４がトンネル絶縁膜（第３の
ゲート絶縁膜）として、ＨＴＯ膜３１３がキャパシタ構
造の誘電体膜として機能することになる。
Ｄ法により８００℃の条件でＨＴＯ膜３１３を膜厚９ｎ
ｍ程度に形成した後、領域３１１Ｅ上のＨＴＯ膜３１３
を覆うレジストパターン３１４を形成し、このレジスト
パターン３１４をマスクとして、ＨＴＯ膜３１３を領域
３１１Ｅ上でフローティングゲート電極３１２を覆う形
状にパターニングするとともに、領域３１１Ａ〜３１１
Ｄ上の第１の酸化膜３０４を除去する。ここで、領域３
１１Ｅの第１の酸化膜３０４がトンネル絶縁膜（第３の
ゲート絶縁膜）として、ＨＴＯ膜３１３がキャパシタ構
造の誘電体膜として機能することになる。
【００６２】続いて、レジストパターン３１４を除去し
た後、図１４（ｄ）に示すように、ウェット酸化法によ
り９００℃の条件で領域３１１Ａ〜３１１Ｄ上に第２の
酸化膜３１５を膜厚１０ｎｍ程度に形成する。
た後、図１４（ｄ）に示すように、ウェット酸化法によ
り９００℃の条件で領域３１１Ａ〜３１１Ｄ上に第２の
酸化膜３１５を膜厚１０ｎｍ程度に形成する。
【００６３】続いて、領域を開口し領域３１１Ｂ，３１
１Ｃ，３１１Ｅを覆う形状のレジストパターン３０５を
形成する。続いて、閾値制御のためにレジストパターン
３０５をマスクとして３１１Ａ，３１１Ｄにｐ型不純
物、ここではホウ素（Ｂ+）を加速エネルギー２０Ｋｅ
Ｖ、ドーズ量１．０×１０12／ｃｍ2の条件でイオン注
入する。
１Ｃ，３１１Ｅを覆う形状のレジストパターン３０５を
形成する。続いて、閾値制御のためにレジストパターン
３０５をマスクとして３１１Ａ，３１１Ｄにｐ型不純
物、ここではホウ素（Ｂ+）を加速エネルギー２０Ｋｅ
Ｖ、ドーズ量１．０×１０12／ｃｍ2の条件でイオン注
入する。
【００６４】続いて、図１５（ａ）に示すように、投入
電力を通常のデスカムに比して強い所定範囲に調節して
プラズマエネルギーを制御し、基板表面（露出した領域
３１１Ａ，３１１Ｄ及びレジストパターン３０５の表
面）にデスカム（descum）処理を施して当該表面を親水
性とするとともに、当該表面に正電荷を帯電させる。こ
こで、当該デスカムは、ＲＩＥ装置を用い、エッチング
ガスをＯ2＋Ｈ2として、流量をＯ2をそれぞれ１８０ｓ
ｃｃｍ、投入電力を１００Ｗ、圧力を２００ｍＴの各条
件で行う。実際にこの条件でデスカムを行ったところ、
何も施さない基板に比して約４倍の表面電荷量がＰＤＭ
測定により確認された。
電力を通常のデスカムに比して強い所定範囲に調節して
プラズマエネルギーを制御し、基板表面（露出した領域
３１１Ａ，３１１Ｄ及びレジストパターン３０５の表
面）にデスカム（descum）処理を施して当該表面を親水
性とするとともに、当該表面に正電荷を帯電させる。こ
こで、当該デスカムは、ＲＩＥ装置を用い、エッチング
ガスをＯ2＋Ｈ2として、流量をＯ2をそれぞれ１８０ｓ
ｃｃｍ、投入電力を１００Ｗ、圧力を２００ｍＴの各条
件で行う。実際にこの条件でデスカムを行ったところ、
何も施さない基板に比して約４倍の表面電荷量がＰＤＭ
測定により確認された。
【００６５】続いて、図１５（ｂ）に示すように、上述
したように正電荷帯電の効果が継続する待機時間以内
に、即ち帯電した正電荷量がｎ型ウェル３０２に生成さ
れる負電荷量よりも大きい状態を保ち、当該表面が正電
荷が帯電した状態で、ＨＦ０．５％＋ＮＨ4Ｆ１５％を
含み２５℃の条件のエッチング液に基板３０１を浸漬さ
せ、ウェットエッチングにより領域３１１Ａ，３１１Ｄ
の第２の酸化膜３１５を除去する。このウェットエッチ
ング工程は、第２の酸化膜３１５の膜厚が１０ｎｍ程度
であることから換算して、約１分間程度の処理時間とな
る。
したように正電荷帯電の効果が継続する待機時間以内
に、即ち帯電した正電荷量がｎ型ウェル３０２に生成さ
れる負電荷量よりも大きい状態を保ち、当該表面が正電
荷が帯電した状態で、ＨＦ０．５％＋ＮＨ4Ｆ１５％を
含み２５℃の条件のエッチング液に基板３０１を浸漬さ
せ、ウェットエッチングにより領域３１１Ａ，３１１Ｄ
の第２の酸化膜３１５を除去する。このウェットエッチ
ング工程は、第２の酸化膜３１５の膜厚が１０ｎｍ程度
であることから換算して、約１分間程度の処理時間とな
る。
【００６６】このとき、基板表面は正電荷が帯電した状
態とされているため、ウェットエッチング時の金属汚染
の主原因となる正電荷を有する金属イオンが基板表面と
電気的に反発し、汚染が抑止される。
態とされているため、ウェットエッチング時の金属汚染
の主原因となる正電荷を有する金属イオンが基板表面と
電気的に反発し、汚染が抑止される。
【００６７】続いて、図１５（ｃ）に示すように、Ｈ2
ＳＯ4７５％＋Ｈ2Ｏ2２５％からなる溶液を用いて、１
１０℃の条件で基板３０１にＳＰＭ処理を施し、レジス
トパターン３０５を除去する。
ＳＯ4７５％＋Ｈ2Ｏ2２５％からなる溶液を用いて、１
１０℃の条件で基板３０１にＳＰＭ処理を施し、レジス
トパターン３０５を除去する。
【００６８】続いて、ウェット酸化法により９００℃の
条件で領域３１１Ａ〜３１１Ｄ上に第３の酸化膜を膜厚
１０ｎｍ程度に形成する。このとき、領域３１１Ａ，３
１１Ｄには第３の酸化膜からなる第１のゲート絶縁膜３
０６が、領域３１１Ｂ，３１１Ｃには第２及び第３の酸
化膜からなる第２のゲート絶縁膜３０７が形成されるこ
とになる。
条件で領域３１１Ａ〜３１１Ｄ上に第３の酸化膜を膜厚
１０ｎｍ程度に形成する。このとき、領域３１１Ａ，３
１１Ｄには第３の酸化膜からなる第１のゲート絶縁膜３
０６が、領域３１１Ｂ，３１１Ｃには第２及び第３の酸
化膜からなる第２のゲート絶縁膜３０７が形成されるこ
とになる。
【００６９】続いて、図１５（ｃ）に示すように、ＣＶ
Ｄ法により全面に濃度５×１０20／ｃｍ3のドープトア
モルファスシリコン膜を膜厚２００ｎｍ程度に堆積し、
これをパターニングすることにより、領域３１１Ａ〜３
１１Ｅにそれぞれゲート電極２０８をパターン形成した
後、各ゲート電極３０８の両側の基板表層に不純物、領
域３１１Ａ，３１１Ｂ，３１１Ｅにはｎ型不純物である
リン（Ｐ+）を、領域３１１Ｃ，３１１Ｄにはｐ型不純
物であるホウ素（Ｂ+）をそれぞれイオン注入し、アニ
ール処理を施すことにより、ｎ型ソース／ドレイン３０
９及びｐ型ソース／ドレイン３１０をそれぞれ形成す
る。このとき、領域３１１Ａ，３１１Ｂにはｎ型ＭＯＳ
トランジスタが、領域３１１Ｃ，３１１Ｄにはｐ型ＭＯ
Ｓトランジスタが、領域３１１Ｅにはフローティングゲ
ート型の記憶素子がそれぞれ形成されることになる。
Ｄ法により全面に濃度５×１０20／ｃｍ3のドープトア
モルファスシリコン膜を膜厚２００ｎｍ程度に堆積し、
これをパターニングすることにより、領域３１１Ａ〜３
１１Ｅにそれぞれゲート電極２０８をパターン形成した
後、各ゲート電極３０８の両側の基板表層に不純物、領
域３１１Ａ，３１１Ｂ，３１１Ｅにはｎ型不純物である
リン（Ｐ+）を、領域３１１Ｃ，３１１Ｄにはｐ型不純
物であるホウ素（Ｂ+）をそれぞれイオン注入し、アニ
ール処理を施すことにより、ｎ型ソース／ドレイン３０
９及びｐ型ソース／ドレイン３１０をそれぞれ形成す
る。このとき、領域３１１Ａ，３１１Ｂにはｎ型ＭＯＳ
トランジスタが、領域３１１Ｃ，３１１Ｄにはｐ型ＭＯ
Ｓトランジスタが、領域３１１Ｅにはフローティングゲ
ート型の記憶素子がそれぞれ形成されることになる。
【００７０】しかる後、層間絶縁膜やコンタクト孔、各
種配線層等の形成を経て、ＥＥＰＲＯＭを完成させる。
種配線層等の形成を経て、ＥＥＰＲＯＭを完成させる。
【００７１】本実施形態によれば、膜厚（耐圧）の異な
る２種のゲート絶縁膜２０６，２０７を有するＣＭＯＳ
トランジスタを周辺回路として備えたＥＥＰＲＯＭを製
造するに際して、工程増を招くことなく、薄いゲート絶
縁膜２０６を形成する場合に必須工程であるウェットエ
ッチングを金属汚染を生ぜしめることなく行うことがで
きるので、信頼性の高い薄いゲート絶縁膜の形成が可能
となる。従って、実質上ゲート長を小さく設定でき、小
さな回路面積とされたＥＥＰＲＯＭが実現する。
る２種のゲート絶縁膜２０６，２０７を有するＣＭＯＳ
トランジスタを周辺回路として備えたＥＥＰＲＯＭを製
造するに際して、工程増を招くことなく、薄いゲート絶
縁膜２０６を形成する場合に必須工程であるウェットエ
ッチングを金属汚染を生ぜしめることなく行うことがで
きるので、信頼性の高い薄いゲート絶縁膜の形成が可能
となる。従って、実質上ゲート長を小さく設定でき、小
さな回路面積とされたＥＥＰＲＯＭが実現する。
【００７２】（第４の実施形態）本実施形態では、第２
の実施形態と同様に、デスカムの後に閾値制御のイオン
注入を行って基板の帯電させ、３種のゲート絶縁膜を有
し、周辺回路としてＣＭＯＳトランジスタを備えたＥＥ
ＰＲＯＭの製造方法を例示するが、記憶素子の誘電体膜
等が異なる点で相違する。図１６及び図１７は、第４の
実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略
断面図である。
の実施形態と同様に、デスカムの後に閾値制御のイオン
注入を行って基板の帯電させ、３種のゲート絶縁膜を有
し、周辺回路としてＣＭＯＳトランジスタを備えたＥＥ
ＰＲＯＭの製造方法を例示するが、記憶素子の誘電体膜
等が異なる点で相違する。図１６及び図１７は、第４の
実施形態のＥＥＰＲＯＭの製造方法を工程順に示す概略
断面図である。
【００７３】先ず、図１６（ａ）に示すように、ｐ型で
抵抗率２０Ω・ｃｍのＣＺ基板４０１を用意し、イオン
注入により、ｎ型不純物、ここではＰ+（リン）を加速
エネルギー１８０ｋｅＶ、ドーズ量１．５×１０13／ｃ
ｍ2の条件でドープし、１１５０℃で５時間の熱シーケ
ンスの熱拡散により、ｎ型ウェル４０２を形成する。
抵抗率２０Ω・ｃｍのＣＺ基板４０１を用意し、イオン
注入により、ｎ型不純物、ここではＰ+（リン）を加速
エネルギー１８０ｋｅＶ、ドーズ量１．５×１０13／ｃ
ｍ2の条件でドープし、１１５０℃で５時間の熱シーケ
ンスの熱拡散により、ｎ型ウェル４０２を形成する。
【００７４】続いて、いわゆるＳＴＩ（Shallow Trench
Isolation）法により素子分離構造４０３を形成して素
子形成領域を画定する。具体的には、ｐ型基板３０１の
素子分離領域に溝を形成し、ＣＶＤ法によりこれら溝内
を埋め込む膜厚にシリコン酸化膜を形成した後、このシ
リコン酸化膜の表面をＣＭＰ（Chemical MechanicalPol
ishing）法により研磨し、前記溝をシリコン酸化膜で充
填してなる素子分離構造４０３を形成する。このとき、
基板４０１のｐ型領域上に領域４１１Ａ，領域４１１
Ｂ，４１１Ｅが、ｎ型ウェル４０２上に領域４１１Ｃ，
領域４１１Ｄがそれぞれ画定される。
Isolation）法により素子分離構造４０３を形成して素
子形成領域を画定する。具体的には、ｐ型基板３０１の
素子分離領域に溝を形成し、ＣＶＤ法によりこれら溝内
を埋め込む膜厚にシリコン酸化膜を形成した後、このシ
リコン酸化膜の表面をＣＭＰ（Chemical MechanicalPol
ishing）法により研磨し、前記溝をシリコン酸化膜で充
填してなる素子分離構造４０３を形成する。このとき、
基板４０１のｐ型領域上に領域４１１Ａ，領域４１１
Ｂ，４１１Ｅが、ｎ型ウェル４０２上に領域４１１Ｃ，
領域４１１Ｄがそれぞれ画定される。
【００７５】そして、ドライ酸化法により１０００℃の
条件で領域４１１Ａ〜４１１Ｅ上に第１の酸化膜４０４
を膜厚１０ｎｍ程度に形成する。
条件で領域４１１Ａ〜４１１Ｅ上に第１の酸化膜４０４
を膜厚１０ｎｍ程度に形成する。
【００７６】続いて、図１６（ｂ）に示すように、濃度
１×１０20／ｃｍ3のドープトアモルファスシリコン膜
を膜厚２００ｎｍ程度に形成し、これをパターニングす
ることにより、領域４１１Ｅの第１の酸化膜４０４上の
みにフローティングゲート電極４１２をパターン形成す
る。
１×１０20／ｃｍ3のドープトアモルファスシリコン膜
を膜厚２００ｎｍ程度に形成し、これをパターニングす
ることにより、領域４１１Ｅの第１の酸化膜４０４上の
みにフローティングゲート電極４１２をパターン形成す
る。
【００７７】続いて、図１６（ｃ）に示すように、ＣＶ
Ｄ法により８００℃の条件でＨＴＯ膜４１３ａを膜厚７
ｎｍ程度に、ＳｉＯＮ膜４１３ｂを膜厚３ｎｍ程度に連
続的に形成した後、領域４１１Ｅ上のＳｉＯＮ膜４１３
ｂを覆うレジストパターン４１４を形成し、このレジス
トパターン４１４をマスクとして、ＨＴＯ膜４１３ａ及
びＳｉＯＮ膜４１３ｂを領域４１１Ｅ上でフローティン
グゲート電極４１２を覆う形状にパターニングするとと
もに、領域４１１Ａ〜４１１Ｄ上の第１の酸化膜４０４
を除去する。ここで、領域４１１Ｅの第１の酸化膜４０
４がトンネル絶縁膜（第３のゲート絶縁膜）として、Ｈ
ＴＯ膜４１３ａ及びＳｉＯＮ膜４１３ｂがキャパシタ構
造の誘電体膜として機能することになる。
Ｄ法により８００℃の条件でＨＴＯ膜４１３ａを膜厚７
ｎｍ程度に、ＳｉＯＮ膜４１３ｂを膜厚３ｎｍ程度に連
続的に形成した後、領域４１１Ｅ上のＳｉＯＮ膜４１３
ｂを覆うレジストパターン４１４を形成し、このレジス
トパターン４１４をマスクとして、ＨＴＯ膜４１３ａ及
びＳｉＯＮ膜４１３ｂを領域４１１Ｅ上でフローティン
グゲート電極４１２を覆う形状にパターニングするとと
もに、領域４１１Ａ〜４１１Ｄ上の第１の酸化膜４０４
を除去する。ここで、領域４１１Ｅの第１の酸化膜４０
４がトンネル絶縁膜（第３のゲート絶縁膜）として、Ｈ
ＴＯ膜４１３ａ及びＳｉＯＮ膜４１３ｂがキャパシタ構
造の誘電体膜として機能することになる。
【００７８】続いて、レジストパターン４１４を除去し
た後、ウェット酸化法により８５０℃の条件で領域４１
１Ａ〜４１１Ｄ上に第２の酸化膜４１５を膜厚１０ｎｍ
程度に形成する。
た後、ウェット酸化法により８５０℃の条件で領域４１
１Ａ〜４１１Ｄ上に第２の酸化膜４１５を膜厚１０ｎｍ
程度に形成する。
【００７９】続いて、図１６（ｄ）に示すように、領域
を開口し領域４１１Ｂ，４１１Ｃ，４１１Ｅを覆う形状
のレジストパターン４０５を形成する。続いて、基板表
面（露出した領域４１１Ａ，４１１Ｄ及びレジストパタ
ーン４０５の表面）にデスカム（descum）処理を施して
当該表面を親水性とする。その後、閾値制御のためにレ
ジストパターン４０５をマスクとして４１１Ａ，４１１
Ｄにｐ型不純物、ここではホウ素（Ｂ+）を加速エネル
ギー２０ＫｅＶ、ドーズ量１．０×１０12／ｃｍ2の条
件でイオン注入する。このとき、当該表面は正電荷が帯
電する。
を開口し領域４１１Ｂ，４１１Ｃ，４１１Ｅを覆う形状
のレジストパターン４０５を形成する。続いて、基板表
面（露出した領域４１１Ａ，４１１Ｄ及びレジストパタ
ーン４０５の表面）にデスカム（descum）処理を施して
当該表面を親水性とする。その後、閾値制御のためにレ
ジストパターン４０５をマスクとして４１１Ａ，４１１
Ｄにｐ型不純物、ここではホウ素（Ｂ+）を加速エネル
ギー２０ＫｅＶ、ドーズ量１．０×１０12／ｃｍ2の条
件でイオン注入する。このとき、当該表面は正電荷が帯
電する。
【００８０】続いて、図１７（ａ）に示すように、上述
したように正電荷帯電の効果が継続する時間以内に、即
ち帯電した正電荷量がｎ型ウェル４０２に生成される負
電荷量よりも大きい状態を保ち、当該表面が正電荷が帯
電した状態で、ＨＦ０．５％＋ＮＨ4Ｆ１５％を含み２
５℃の条件のエッチング液に基板４０１を浸漬させ、ウ
ェットエッチングにより領域４１１Ａ，４１１Ｄの第２
の酸化膜４１５を除去する。このウェットエッチング工
程は、第２の酸化膜４１５の膜厚が１０ｎｍ程度である
ことから換算して、約１分間程度の処理時間となる。
したように正電荷帯電の効果が継続する時間以内に、即
ち帯電した正電荷量がｎ型ウェル４０２に生成される負
電荷量よりも大きい状態を保ち、当該表面が正電荷が帯
電した状態で、ＨＦ０．５％＋ＮＨ4Ｆ１５％を含み２
５℃の条件のエッチング液に基板４０１を浸漬させ、ウ
ェットエッチングにより領域４１１Ａ，４１１Ｄの第２
の酸化膜４１５を除去する。このウェットエッチング工
程は、第２の酸化膜４１５の膜厚が１０ｎｍ程度である
ことから換算して、約１分間程度の処理時間となる。
【００８１】このとき、基板表面は正電荷が帯電した状
態とされているため、ウェットエッチング時の金属汚染
の主原因となる正電荷を有する金属イオンが基板表面と
電気的に反発し、汚染が抑止される。
態とされているため、ウェットエッチング時の金属汚染
の主原因となる正電荷を有する金属イオンが基板表面と
電気的に反発し、汚染が抑止される。
【００８２】続いて、図１７（ｂ）に示すように、Ｈ2
ＳＯ4７５％＋Ｈ2Ｏ2２５％からなる溶液を用いて、１
１０℃の条件で基板４０１にＳＰＭ処理を施し、レジス
トパターン４０５を除去する。
ＳＯ4７５％＋Ｈ2Ｏ2２５％からなる溶液を用いて、１
１０℃の条件で基板４０１にＳＰＭ処理を施し、レジス
トパターン４０５を除去する。
【００８３】続いて、ウェット酸化法により８５０℃、
窒素濃度５％の条件で領域４１１Ａ〜４１１Ｄ上に第３
の窒化酸化膜を膜厚５ｎｍ程度に形成する。このとき、
領域４１１Ａ，４１１Ｄには第３の酸化膜からなる第１
のゲート絶縁膜４０６が、領域４１１Ｂ，４１１Ｃには
第２及び第３の酸化膜からなる第２のゲート絶縁膜４０
７が形成されることになる。
窒素濃度５％の条件で領域４１１Ａ〜４１１Ｄ上に第３
の窒化酸化膜を膜厚５ｎｍ程度に形成する。このとき、
領域４１１Ａ，４１１Ｄには第３の酸化膜からなる第１
のゲート絶縁膜４０６が、領域４１１Ｂ，４１１Ｃには
第２及び第３の酸化膜からなる第２のゲート絶縁膜４０
７が形成されることになる。
【００８４】続いて、図１７（ｃ）に示すように、ＣＶ
Ｄ法により全面に濃度５×１０20／ｃｍ3のドープトア
モルファスシリコン膜を膜厚２００ｎｍ程度に堆積し、
これをパターニングすることにより、領域４１１Ａ〜４
１１Ｅにそれぞれゲート電極４０８をパターン形成した
後、各ゲート電極４０８の両側の基板表層に不純物、領
域４１１Ａ，４１１Ｂ，４１１Ｅにはｎ型不純物である
リン（Ｐ+）を、領域４１１Ｃ，４１１Ｄにはｐ型不純
物であるホウ素（Ｂ+）をそれぞれイオン注入し、アニ
ール処理を施すことにより、ｎ型ソース／ドレイン４０
９及びｐ型ソース／ドレイン４１０をそれぞれ形成す
る。このとき、領域４１１Ａ，４１１Ｂにはｎ型ＭＯＳ
トランジスタが、領域４１１Ｃ，４１１Ｄにはｐ型ＭＯ
Ｓトランジスタが、領域４１１Ｅにはフローティングゲ
ート型の記憶素子がそれぞれ形成されることになる。
Ｄ法により全面に濃度５×１０20／ｃｍ3のドープトア
モルファスシリコン膜を膜厚２００ｎｍ程度に堆積し、
これをパターニングすることにより、領域４１１Ａ〜４
１１Ｅにそれぞれゲート電極４０８をパターン形成した
後、各ゲート電極４０８の両側の基板表層に不純物、領
域４１１Ａ，４１１Ｂ，４１１Ｅにはｎ型不純物である
リン（Ｐ+）を、領域４１１Ｃ，４１１Ｄにはｐ型不純
物であるホウ素（Ｂ+）をそれぞれイオン注入し、アニ
ール処理を施すことにより、ｎ型ソース／ドレイン４０
９及びｐ型ソース／ドレイン４１０をそれぞれ形成す
る。このとき、領域４１１Ａ，４１１Ｂにはｎ型ＭＯＳ
トランジスタが、領域４１１Ｃ，４１１Ｄにはｐ型ＭＯ
Ｓトランジスタが、領域４１１Ｅにはフローティングゲ
ート型の記憶素子がそれぞれ形成されることになる。
【００８５】しかる後、層間絶縁膜やコンタクト孔、各
種配線層等の形成を経て、ＥＥＰＲＯＭを完成させる。
種配線層等の形成を経て、ＥＥＰＲＯＭを完成させる。
【００８６】本実施形態によれば、膜厚（耐圧）の異な
る２種のゲート絶縁膜４０６，４０７を有するＣＭＯＳ
トランジスタを周辺回路として備えたＥＥＰＲＯＭを製
造するに際して、工程増を招くことなく、薄いゲート絶
縁膜４０６を形成する場合に必須工程であるウェットエ
ッチングを金属汚染を生ぜしめることなく行うことがで
きるので、信頼性の高い薄いゲート絶縁膜の形成が可能
となる。従って、実質上ゲート長を小さく設定でき、小
さな回路面積とされたＥＥＰＲＯＭが実現する。
る２種のゲート絶縁膜４０６，４０７を有するＣＭＯＳ
トランジスタを周辺回路として備えたＥＥＰＲＯＭを製
造するに際して、工程増を招くことなく、薄いゲート絶
縁膜４０６を形成する場合に必須工程であるウェットエ
ッチングを金属汚染を生ぜしめることなく行うことがで
きるので、信頼性の高い薄いゲート絶縁膜の形成が可能
となる。従って、実質上ゲート長を小さく設定でき、小
さな回路面積とされたＥＥＰＲＯＭが実現する。
【００８７】以下、本発明の諸態様を付記としてまとめ
て記載する。
て記載する。
【００８８】（付記１）半導体基板の表面に厚みの異な
る複数種の絶縁膜を備えた半導体装置の製造方法であっ
て、半導体基板の第１及び第２の領域に第１の絶縁膜を
形成する第１の工程と、前記第２の領域を覆い前記第１
の領域を露出するような形状にレジストパターンを形成
する第２の工程と、前記第１の絶縁膜にプラズマによる
活性イオン種を作用させ、前記第１の絶縁膜の表面を親
水性とする第３の工程と、前記第１の領域の表層に正電
荷を帯電させる第４の工程と、前記レジストパターンを
マスクとして、前記第１の領域に形成された前記第１の
絶縁膜をウェットエッチングにより除去する第５の工程
と、前記レジストパターンを除去する第６の工程と、前
記第１及び第２の領域に第２の絶縁膜を形成する第７の
工程とを含むことを特徴とする半導体装置の製造方法。
る複数種の絶縁膜を備えた半導体装置の製造方法であっ
て、半導体基板の第１及び第２の領域に第１の絶縁膜を
形成する第１の工程と、前記第２の領域を覆い前記第１
の領域を露出するような形状にレジストパターンを形成
する第２の工程と、前記第１の絶縁膜にプラズマによる
活性イオン種を作用させ、前記第１の絶縁膜の表面を親
水性とする第３の工程と、前記第１の領域の表層に正電
荷を帯電させる第４の工程と、前記レジストパターンを
マスクとして、前記第１の領域に形成された前記第１の
絶縁膜をウェットエッチングにより除去する第５の工程
と、前記レジストパターンを除去する第６の工程と、前
記第１及び第２の領域に第２の絶縁膜を形成する第７の
工程とを含むことを特徴とする半導体装置の製造方法。
【００８９】（付記２）前記半導体基板には、前記第１
及び第２の領域を含むように、隣接するｎ型及びｐ型領
域が形成されていることを特徴とする付記１に記載の半
導体装置の製造方法。
及び第２の領域を含むように、隣接するｎ型及びｐ型領
域が形成されていることを特徴とする付記１に記載の半
導体装置の製造方法。
【００９０】（付記３）前記第４の工程と前記第５の工
程との間の待機時間は、前記帯電した正電荷量が前記ｎ
型領域に生成される負電荷量よりも大きい状態である期
間内であることを特徴とする付記２に記載の半導体装置
の製造方法。
程との間の待機時間は、前記帯電した正電荷量が前記ｎ
型領域に生成される負電荷量よりも大きい状態である期
間内であることを特徴とする付記２に記載の半導体装置
の製造方法。
【００９１】（付記４）前記第４の工程は、前記レジス
トパターンをマスクとして前記第１の絶縁膜下の前記第
１の領域の表層に正電荷を有する不純物を注入する工程
であることを特徴とする付記１〜３のいずれか１項に記
載の半導体装置の製造方法。
トパターンをマスクとして前記第１の絶縁膜下の前記第
１の領域の表層に正電荷を有する不純物を注入する工程
であることを特徴とする付記１〜３のいずれか１項に記
載の半導体装置の製造方法。
【００９２】（付記５）前記第５の工程は、エッチング
液として希釈ＨＦ及び希釈ＮＨ4Ｆの混合溶液を用いる
工程であることを特徴とする付記１〜４のいずれか１項
に記載の半導体装置の製造方法。
液として希釈ＨＦ及び希釈ＮＨ4Ｆの混合溶液を用いる
工程であることを特徴とする付記１〜４のいずれか１項
に記載の半導体装置の製造方法。
【００９３】（付記６）前記第５の工程は、エッチング
液として希釈ＨＦ及び希釈ＮＨ4Ｆに希釈Ｈ2Ｏ2が添加
されてなる混合溶液を用いる工程であることを特徴とす
る付記１〜４のいずれか１項に記載の半導体装置の製造
方法。
液として希釈ＨＦ及び希釈ＮＨ4Ｆに希釈Ｈ2Ｏ2が添加
されてなる混合溶液を用いる工程であることを特徴とす
る付記１〜４のいずれか１項に記載の半導体装置の製造
方法。
【００９４】（付記７）前記第６の工程は、エッチング
液として希釈Ｈ2ＳＯ4及び希釈Ｈ2Ｏ2の混合溶液を用い
る工程であることを特徴とする付記１〜６のいずれか１
項に記載の半導体装置の製造方法。
液として希釈Ｈ2ＳＯ4及び希釈Ｈ2Ｏ2の混合溶液を用い
る工程であることを特徴とする付記１〜６のいずれか１
項に記載の半導体装置の製造方法。
【００９５】（付記８）前記第１の領域には前記第２の
絶縁膜からなる前記第１のゲート絶縁膜を、前記第２の
領域には前記第１及び第２の絶縁膜からなる前記第２の
ゲート絶縁膜をそれぞれ形成することを特徴とする付記
１〜７のいずれか１項に記載の半導体装置の製造方法。
絶縁膜からなる前記第１のゲート絶縁膜を、前記第２の
領域には前記第１及び第２の絶縁膜からなる前記第２の
ゲート絶縁膜をそれぞれ形成することを特徴とする付記
１〜７のいずれか１項に記載の半導体装置の製造方法。
【００９６】（付記９）前記第１及び第２の絶縁膜の少
なくとも一方は窒化酸化膜であることを特徴とする付記
８に記載の半導体装置の製造方法。
なくとも一方は窒化酸化膜であることを特徴とする付記
８に記載の半導体装置の製造方法。
【００９７】（付記１０）半導体基板の表面に厚みの異
なる複数種の絶縁膜を備えた半導体装置の製造方法であ
って、半導体基板の第１及び第２の領域に第１の絶縁膜
を形成する第１の工程と、前記第２の領域を覆い前記第
１の領域を露出するような形状にレジストパターンを形
成する第２の工程と、前記第１の絶縁膜の表面を親水性
とするとともに、前記第１の領域の表層に正電荷を帯電
させる程度に高強度の投入電力によりプラズマを発生
し、当該前記第１の領域に前記プラズマによる活性イオ
ン種を作用させる第３の工程と、前記レジストパターン
をマスクとして、前記第１の領域に形成された前記第１
の絶縁膜をウェットエッチングにより除去する第４の工
程と、前記レジストパターンを除去する第５の工程と、
前記第１及び第２の領域に第２の絶縁膜を形成する第６
の工程とを含むことを特徴とする半導体装置の製造方
法。 （付記１１）前記半導体基板には、前記第１及び第２の
領域を含むように、隣接するｎ型及びｐ型領域が形成さ
れていることを特徴とする付記１０に記載の半導体装置
の製造方法。
なる複数種の絶縁膜を備えた半導体装置の製造方法であ
って、半導体基板の第１及び第２の領域に第１の絶縁膜
を形成する第１の工程と、前記第２の領域を覆い前記第
１の領域を露出するような形状にレジストパターンを形
成する第２の工程と、前記第１の絶縁膜の表面を親水性
とするとともに、前記第１の領域の表層に正電荷を帯電
させる程度に高強度の投入電力によりプラズマを発生
し、当該前記第１の領域に前記プラズマによる活性イオ
ン種を作用させる第３の工程と、前記レジストパターン
をマスクとして、前記第１の領域に形成された前記第１
の絶縁膜をウェットエッチングにより除去する第４の工
程と、前記レジストパターンを除去する第５の工程と、
前記第１及び第２の領域に第２の絶縁膜を形成する第６
の工程とを含むことを特徴とする半導体装置の製造方
法。 （付記１１）前記半導体基板には、前記第１及び第２の
領域を含むように、隣接するｎ型及びｐ型領域が形成さ
れていることを特徴とする付記１０に記載の半導体装置
の製造方法。
【００９８】（付記１２）前記第３の工程と前記第４の
工程との間の待機時間は、前記帯電した正電荷量が前記
ｎ型領域に生成される負電荷量よりも大きい状態である
期間内であることを特徴とする付記１１に記載の半導体
装置の製造方法。
工程との間の待機時間は、前記帯電した正電荷量が前記
ｎ型領域に生成される負電荷量よりも大きい状態である
期間内であることを特徴とする付記１１に記載の半導体
装置の製造方法。
【００９９】（付記１３）第２の工程の後、前記第３の
工程の前に、前記レジストパターンをマスクとして前記
第１の絶縁膜下の前記第１の領域の表層に不純物を導入
する第７の工程を更に含むことを特徴とする付記１０〜
１２のいずれか１項に記載の半導体装置の製造方法。
工程の前に、前記レジストパターンをマスクとして前記
第１の絶縁膜下の前記第１の領域の表層に不純物を導入
する第７の工程を更に含むことを特徴とする付記１０〜
１２のいずれか１項に記載の半導体装置の製造方法。
【０１００】（付記１４）前記第４の工程は、エッチン
グ液として希釈ＨＦ及び希釈ＮＨ4Ｆの混合溶液を用い
る工程であることを特徴とする付記１０〜１３のいずれ
か１項に記載の半導体装置の製造方法。
グ液として希釈ＨＦ及び希釈ＮＨ4Ｆの混合溶液を用い
る工程であることを特徴とする付記１０〜１３のいずれ
か１項に記載の半導体装置の製造方法。
【０１０１】（付記１５）前記第４の工程は、エッチン
グ液として希釈ＨＦ及び希釈ＮＨ4Ｆに希釈Ｈ2Ｏ2が添
加されてなる混合溶液を用いる工程であることを特徴と
する付記１０〜１３のいずれか１項に記載の半導体装置
の製造方法。
グ液として希釈ＨＦ及び希釈ＮＨ4Ｆに希釈Ｈ2Ｏ2が添
加されてなる混合溶液を用いる工程であることを特徴と
する付記１０〜１３のいずれか１項に記載の半導体装置
の製造方法。
【０１０２】（付記１６）前記第５の工程は、エッチン
グ液として希釈Ｈ2ＳＯ4及び希釈Ｈ 2Ｏ2の混合溶液を用
いる工程であることを特徴とする付記１０〜１５のいず
れか１項に記載の半導体装置の製造方法。
グ液として希釈Ｈ2ＳＯ4及び希釈Ｈ 2Ｏ2の混合溶液を用
いる工程であることを特徴とする付記１０〜１５のいず
れか１項に記載の半導体装置の製造方法。
【０１０３】（付記１７）前記第１の領域には前記第２
の絶縁膜からなる前記第１のゲート絶縁膜を、前記第２
の領域には前記第１及び第２の絶縁膜からなる前記第２
のゲート絶縁膜をそれぞれ形成することを特徴とする付
記１０〜１６のいずれか１項に記載の半導体装置の製造
方法。
の絶縁膜からなる前記第１のゲート絶縁膜を、前記第２
の領域には前記第１及び第２の絶縁膜からなる前記第２
のゲート絶縁膜をそれぞれ形成することを特徴とする付
記１０〜１６のいずれか１項に記載の半導体装置の製造
方法。
【０１０４】（付記１８）前記第１及び第２の絶縁膜の
少なくとも一方は窒化酸化膜であることを特徴とする付
記１７に記載の半導体装置の製造方法。
少なくとも一方は窒化酸化膜であることを特徴とする付
記１７に記載の半導体装置の製造方法。
【０１０５】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、基板表面の金属汚染を容易且つ確実に抑止し、膜厚
の異なるゲート絶縁膜を形成する場合において特に薄い
ゲート絶縁膜の品質を向上させ、高信頼性を得ることが
可能となる。
ば、基板表面の金属汚染を容易且つ確実に抑止し、膜厚
の異なるゲート絶縁膜を形成する場合において特に薄い
ゲート絶縁膜の品質を向上させ、高信頼性を得ることが
可能となる。
【図１】ｎ型ウェルに形成されたゲート絶縁膜の耐圧破
壊を起こす当該破壊耐圧（break down voltage）の分布
を示す特性図である。
壊を起こす当該破壊耐圧（break down voltage）の分布
を示す特性図である。
【図２】ｎ型ウェルに形成されたゲート絶縁膜の耐圧破
壊を起こす当該破壊耐圧（break down voltage）の分布
を示す特性図である。
壊を起こす当該破壊耐圧（break down voltage）の分布
を示す特性図である。
【図３】ｐ型ウェルに形成されたゲート絶縁膜の耐圧破
壊を起こす当該破壊耐圧（break down voltage）の分布
を示す特性図である。
壊を起こす当該破壊耐圧（break down voltage）の分布
を示す特性図である。
【図４】ｐ型ウェルに形成されたゲート絶縁膜の耐圧破
壊を起こす当該破壊耐圧（break down voltage）の分布
を示す特性図である。
壊を起こす当該破壊耐圧（break down voltage）の分布
を示す特性図である。
【図５】デスカムの後に閾値制御の不純物イオン注入を
行った際の基板の表面電位をＰＤＭ（プラズマ・ダメー
ジ・モニタ：Plasma Damage Monitor）法により調べた
実験結果を示す特性図である。
行った際の基板の表面電位をＰＤＭ（プラズマ・ダメー
ジ・モニタ：Plasma Damage Monitor）法により調べた
実験結果を示す特性図である。
【図６】デスカム制御によるｎ型ウェルに形成されたゲ
ート絶縁膜の耐圧破壊を起こす当該破壊耐圧の分布を示
す特性図である。
ート絶縁膜の耐圧破壊を起こす当該破壊耐圧の分布を示
す特性図である。
【図７】デスカム制御によるｎ型ウェルに形成されたゲ
ート絶縁膜の耐圧破壊を起こす当該破壊耐圧の分布を示
す特性図である。
ート絶縁膜の耐圧破壊を起こす当該破壊耐圧の分布を示
す特性図である。
【図８】デスカム制御による基板の表面電位をＰＤＭ法
により調べた実験結果を示す特性図である。
により調べた実験結果を示す特性図である。
【図９】第１の実施形態のＣＭＯＳトランジスタの製造
方法を工程順に示す概略断面図である。
方法を工程順に示す概略断面図である。
【図１０】図９に引き続き、第１の実施形態のＣＭＯＳ
トランジスタの製造方法を工程順に示す概略断面図であ
る。
トランジスタの製造方法を工程順に示す概略断面図であ
る。
【図１１】ウェットエッチング時の基板の表面状態を示
す概略断面図である。
す概略断面図である。
【図１２】第２の実施形態のＥＥＰＲＯＭの製造方法を
工程順に示す概略断面図である。
工程順に示す概略断面図である。
【図１３】図１２に引き続き、第２の実施形態のＥＥＰ
ＲＯＭの製造方法を工程順に示す概略断面図である。
ＲＯＭの製造方法を工程順に示す概略断面図である。
【図１４】第３の実施形態のＥＥＰＲＯＭの製造方法を
工程順に示す概略断面図である。
工程順に示す概略断面図である。
【図１５】図１４に引き続き、第３の実施形態のＥＥＰ
ＲＯＭの製造方法を工程順に示す概略断面図である。
ＲＯＭの製造方法を工程順に示す概略断面図である。
【図１６】第４の実施形態のＥＥＰＲＯＭの製造方法を
工程順に示す概略断面図である。
工程順に示す概略断面図である。
【図１７】図１６に引き続き、第４の実施形態のＥＥＰ
ＲＯＭの製造方法を工程順に示す概略断面図である。
ＲＯＭの製造方法を工程順に示す概略断面図である。
１０１，２０１，３０１，４０１ ｐ型基板
１０１，２０２，３０２，４０２ ｎ型ウェル
１０３，２０３，３０３ フィールド酸化膜
１０４，２０４，３０４，４０４ 第１の酸化膜
１０５，２０５，３０５，４０５ レジストパターン
１０６，２０６，３０６，４０６ 第１のゲート絶縁膜
１０７，２０７，３０７，４０７ 第２のゲート絶縁膜
１０８，２０８，３０８，４０８ ゲート電極
１０９，２０９，３０９，４０９ ｎ型ソース／ドレイ
ン １１０，２１０，３１０，４１０ ｐ型ソース／ドレイ
ン １１１Ａ〜１１１Ｃ，２１１Ａ〜２１１Ｃ，３１１Ａ〜
３１１Ｃ，４１１Ａ〜４１１Ｃ 領域 ２１２，３１２，４１２ フローティングゲート電極 ２１３，３１３，４１３ａ ＨＴＯ膜 ２１４，３１４，４１４ レジストパターン ２１５，３１５，４１５ 第２の酸化膜 ４０３ 素子分離構造 ４１３ｂ ＳｉＯＮ膜
ン １１０，２１０，３１０，４１０ ｐ型ソース／ドレイ
ン １１１Ａ〜１１１Ｃ，２１１Ａ〜２１１Ｃ，３１１Ａ〜
３１１Ｃ，４１１Ａ〜４１１Ｃ 領域 ２１２，３１２，４１２ フローティングゲート電極 ２１３，３１３，４１３ａ ＨＴＯ膜 ２１４，３１４，４１４ レジストパターン ２１５，３１５，４１５ 第２の酸化膜 ４０３ 素子分離構造 ４１３ｂ ＳｉＯＮ膜
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/788
29/792
(72)発明者 原 香織
福島県会津若松市門田町工業団地６番 富
士通エイ・エム・ディ・セミコンダクタ株
式会社内
(72)発明者 大竹 浩二
福島県会津若松市門田町工業団地６番 富
士通エイ・エム・ディ・セミコンダクタ株
式会社内
(72)発明者 河野 彰
福島県会津若松市門田町工業団地６番 富
士通エイ・エム・ディ・セミコンダクタ株
式会社内
Ｆターム(参考） 5F043 AA32 BB22 DD01 DD02 GG10
5F048 AB01 AB03 AC03 BA01 BB05
BB16 BB18 BD04 BG12
5F083 EP02 EP22 EP57 JA05 NA01
NA02 PR05 PR12 PR21 PR36
PR43 PR53 PR56 ZA05 ZA07
5F101 BA29 BA36 BB02 BD35 BD36
BD37 BH02 BH03 BH09 BH13
BH21
Claims (10)
- 【請求項１】 半導体基板の表面に厚みの異なる複数種
の絶縁膜を備えた半導体装置の製造方法であって、 前記半導体基板の第１及び第２の領域に第１の絶縁膜を
形成する第１の工程と、 前記第２の領域を覆い前記第１の領域を露出するような
形状にレジストパターンを形成する第２の工程と、 前記第１の絶縁膜にプラズマによる活性イオン種を作用
させ、前記第１の絶縁膜の表面を親水性とする第３の工
程と、 前記第１の領域の表層に正電荷を帯電させる第４の工程
と、 前記レジストパターンをマスクとして、前記第１の領域
に形成された前記第１の絶縁膜をウェットエッチングに
より除去する第５の工程と、 前記レジストパターンを除去する第６の工程と、 前記第１及び第２の領域に第２の絶縁膜を形成する第７
の工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記半導体基板には、前記第１及び第２
の領域を含むように、隣接するｎ型及びｐ型領域が形成
されていることを特徴とする請求項１に記載の半導体装
置の製造方法。 - 【請求項３】 前記第５の工程は、エッチング液として
希釈ＨＦ及び希釈ＮＨ4Ｆの混合溶液を用いる工程であ
ることを特徴とする請求項１又は２に記載の半導体装置
の製造方法。 - 【請求項４】 前記第５の工程は、エッチング液として
希釈ＨＦ及び希釈ＮＨ4Ｆに希釈Ｈ2Ｏ2が添加されてな
る混合溶液を用いる工程であることを特徴とする請求項
１又は２に記載の半導体装置の製造方法。 - 【請求項５】 前記第１及び第２の絶縁膜の少なくとも
一方は窒化酸化膜であることを特徴とする請求項１〜４
のいずれか１項に記載の半導体装置の製造方法。 - 【請求項６】 半導体基板の表面に厚みの異なる複数種
の絶縁膜を備えた半導体装置の製造方法であって、 前記半導体基板の第１及び第２の領域に第１の絶縁膜を
形成する第１の工程と、 前記第２の領域を覆い前記第１の領域を露出するような
形状にレジストパターンを形成する第２の工程と、 前記第１の絶縁膜の表面を親水性とするとともに、前記
第１の領域の表層に正電荷を帯電させる程度に高強度の
投入電力によりプラズマを発生し、当該第１の領域に前
記プラズマによる活性イオン種を作用させる第３の工程
と、 前記レジストパターンをマスクとして、前記第１の領域
に形成された前記第１の絶縁膜をウェットエッチングに
より除去する第４の工程と、 前記レジストパターンを除去する第５の工程と、 前記第１及び第２の領域に第２の絶縁膜を形成する第６
の工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項７】 前記半導体基板には、前記第１及び第２
の領域を含むように、隣接するｎ型及びｐ型領域が形成
されていることを特徴とする請求項６に記載の半導体装
置の製造方法。 - 【請求項８】 前記第４の工程は、エッチング液として
希釈ＨＦ及び希釈ＮＨ4Ｆの混合溶液を用いる工程であ
ることを特徴とする請求項６又は７に記載の半導体装置
の製造方法。 - 【請求項９】 前記第４の工程は、エッチング液として
希釈ＨＦ及び希釈ＮＨ4Ｆに希釈Ｈ2Ｏ2が添加されてな
る混合溶液を用いる工程であることを特徴とする請求項
６又は７に記載の半導体装置の製造方法。 - 【請求項１０】 前記第１の領域には前記第２の絶縁膜
からなる前記第１のゲート絶縁膜を、前記第２の領域に
は前記第１及び第２の絶縁膜からなる前記第２のゲート
絶縁膜をそれぞれ形成することを特徴とする請求項６〜
９のいずれか１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001287723A JP5019685B2 (ja) | 2001-09-20 | 2001-09-20 | 半導体装置の製造方法 |
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|---|---|---|---|
| JP2001287723A JP5019685B2 (ja) | 2001-09-20 | 2001-09-20 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
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| JP (1) | JP5019685B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108231614A (zh) * | 2016-12-14 | 2018-06-29 | 中芯国际集成电路制造(上海)有限公司 | 一种检测离子注入之后晶圆表面残留电荷量的方法 |
| KR20210115032A (ko) * | 2019-03-25 | 2021-09-24 | 가부시키가이샤 스크린 홀딩스 | 기판 처리 방법 및 기판 처리 장치 |
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| JP2001116943A (ja) * | 1999-10-20 | 2001-04-27 | Fuji Xerox Co Ltd | 金属酸化物薄膜素子の製造方法 |
| JP2001196463A (ja) * | 2000-01-13 | 2001-07-19 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
-
2001
- 2001-09-20 JP JP2001287723A patent/JP5019685B2/ja not_active Expired - Fee Related
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| KR102533517B1 (ko) | 2019-03-25 | 2023-05-17 | 가부시키가이샤 스크린 홀딩스 | 기판 처리 방법 및 기판 처리 장치 |
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