JP2001110905A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2001110905A JP2001110905A JP28318099A JP28318099A JP2001110905A JP 2001110905 A JP2001110905 A JP 2001110905A JP 28318099 A JP28318099 A JP 28318099A JP 28318099 A JP28318099 A JP 28318099A JP 2001110905 A JP2001110905 A JP 2001110905A
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Abstract
(57)【要約】
【課題】 異なる膜厚のゲート酸化膜を有する半導体装
置におけるゲート耐圧劣化を抑止する。 【解決手段】 通常耐圧ＭＯＳトランジスタと高耐圧Ｍ
ＯＳトランジスタとが混載された半導体装置の製造方法
において、基板全面に高耐圧ＭＯＳトランジスタ用の厚
いゲート酸化膜６を形成した後に、通常耐圧ＭＯＳトラ
ンジスタ形成領域上に形成したポリシリコン膜７をマス
クに厚いゲート酸化膜６を除去する。次に、全面にＴＥ
ＯＳ膜９を形成した後に、このＴＥＯＳ膜９を介して通
常耐圧ＭＯＳトランジスタ形成領域上に熱酸化膜１０を
形成する。そして、前記ＴＥＯＳ膜９及び熱酸化膜１０
をエッチング除去し、前記ポリシリコン膜７をエッチン
グ除去した後に、通常耐圧ＭＯＳトランジスタ形成領域
上に薄いゲート酸化膜１１を形成することを特徴とす
る。
置におけるゲート耐圧劣化を抑止する。 【解決手段】 通常耐圧ＭＯＳトランジスタと高耐圧Ｍ
ＯＳトランジスタとが混載された半導体装置の製造方法
において、基板全面に高耐圧ＭＯＳトランジスタ用の厚
いゲート酸化膜６を形成した後に、通常耐圧ＭＯＳトラ
ンジスタ形成領域上に形成したポリシリコン膜７をマス
クに厚いゲート酸化膜６を除去する。次に、全面にＴＥ
ＯＳ膜９を形成した後に、このＴＥＯＳ膜９を介して通
常耐圧ＭＯＳトランジスタ形成領域上に熱酸化膜１０を
形成する。そして、前記ＴＥＯＳ膜９及び熱酸化膜１０
をエッチング除去し、前記ポリシリコン膜７をエッチン
グ除去した後に、通常耐圧ＭＯＳトランジスタ形成領域
上に薄いゲート酸化膜１１を形成することを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、更に詳しく言えば高耐圧ＭＯＳトランジスタと
通常耐圧ＭＯＳトランジスタとが同一基板上に混載され
た半導体装置の製造方法に関する。
に関し、更に詳しく言えば高耐圧ＭＯＳトランジスタと
通常耐圧ＭＯＳトランジスタとが同一基板上に混載され
た半導体装置の製造方法に関する。
【０００２】
【従来の技術】例えば、ＬＣＤドライバーＩＣにおいて
は、高耐圧ＭＯＳトランジスタと通常耐圧ＭＯＳトラン
ジスタとを同一基板上に形成し、ドライバー回路等の高
電源（４０Ｖ程度）が供給される回路については高耐圧
ＭＯＳトランジスタで構成し、シフトレジスタ等の低電
源（３Ｖ程度）が供給される回路については通常耐圧Ｍ
ＯＳトランジスタで構成するということが一般に行われ
ている。
は、高耐圧ＭＯＳトランジスタと通常耐圧ＭＯＳトラン
ジスタとを同一基板上に形成し、ドライバー回路等の高
電源（４０Ｖ程度）が供給される回路については高耐圧
ＭＯＳトランジスタで構成し、シフトレジスタ等の低電
源（３Ｖ程度）が供給される回路については通常耐圧Ｍ
ＯＳトランジスタで構成するということが一般に行われ
ている。
【０００３】このような高耐圧ＭＯＳトランジスタと通
常耐圧ＭＯＳトランジスタとを同一基板上に混載した半
導体装置の製造方法を図８乃至図１２を参照しながら説
明する。
常耐圧ＭＯＳトランジスタとを同一基板上に混載した半
導体装置の製造方法を図８乃至図１２を参照しながら説
明する。
【０００４】図８（ａ）において、例えばＰ型シリコン
基板５１上の全面におよそ４００Å程度のパッド酸化膜
５２を形成し、その上におよそ１０００Å程度のシリコ
ン窒化膜５３を形成した後に、このシリコン窒化膜５３
をマスクにしてＬＯＣＯＳ法により選択酸化して素子分
離膜５４を形成する。
基板５１上の全面におよそ４００Å程度のパッド酸化膜
５２を形成し、その上におよそ１０００Å程度のシリコ
ン窒化膜５３を形成した後に、このシリコン窒化膜５３
をマスクにしてＬＯＣＯＳ法により選択酸化して素子分
離膜５４を形成する。
【０００５】次に、図８（ｂ）において、前記シリコン
窒化膜５３及び酸化膜５２をエッチング除去する。この
際、オーバーエッチングしているために基板上面が削ら
れ、特に素子分離膜５４のバーズビーク端部には窪み５
５が形成されてしまう。
窒化膜５３及び酸化膜５２をエッチング除去する。この
際、オーバーエッチングしているために基板上面が削ら
れ、特に素子分離膜５４のバーズビーク端部には窪み５
５が形成されてしまう。
【０００６】そして、図９（ａ）において、基板上の通
常耐圧ＭＯＳトランジスタ形成領域上及び高耐圧ＭＯＳ
トランジスタ形成領域上におよそ１０００Å程度の厚い
ゲート酸化膜５６を熱酸化により形成する。
常耐圧ＭＯＳトランジスタ形成領域上及び高耐圧ＭＯＳ
トランジスタ形成領域上におよそ１０００Å程度の厚い
ゲート酸化膜５６を熱酸化により形成する。
【０００７】次に、図９（ｂ）において、高耐圧ＭＯＳ
トランジスタ形成領域上に形成したレジスト膜５７をマ
スクにして通常耐圧ＭＯＳトランジスタ形成領域の厚い
ゲート酸化膜５６をエッチングして除去する。そして、
図１０（ａ）において再度ゲ−ト酸化を行い、通常耐圧
ＭＯＳトランジスタ形成領域上に７０Å程度の薄いゲー
ト酸化膜５８を形成する。
トランジスタ形成領域上に形成したレジスト膜５７をマ
スクにして通常耐圧ＭＯＳトランジスタ形成領域の厚い
ゲート酸化膜５６をエッチングして除去する。そして、
図１０（ａ）において再度ゲ−ト酸化を行い、通常耐圧
ＭＯＳトランジスタ形成領域上に７０Å程度の薄いゲー
ト酸化膜５８を形成する。
【０００８】続いて、図１０（ｂ）において、厚いゲー
ト酸化膜５６及び薄いゲート酸化膜５８上にポリシリコ
ン等からなるゲート電極５９Ａ，５９Ｂを形成する。次
に、図１１（ａ）において、前記ゲート電極５９Ａ，５
９Ｂにそれぞれ隣接するように基板表層にＮ型不純物を
イオン注入する。即ち、前記高耐圧ＭＯＳトランジスタ
形成領域上に形成したレジスト膜（図示せず）をマスク
に例えば、リンイオンをイオン注入して、通常耐圧ＭＯ
Ｓトランジスタの低濃度のｎ−型ソース・ドレイン層６
０を形成する。続いて、前記レジスト膜を除去した後
に、図１１（ａ）に示すように通常耐圧ＭＯＳトランジ
スタ形成領域上に形成したレジスト膜６１をマスクに例
えば、リンイオンをイオン注入して、高耐圧ＭＯＳトラ
ンジスタのｎ−型ソース・ドレイン層６２を形成する。
このｎ−型ソース・ドレイン層６２は高耐圧構造とする
ため、リンイオン注入の加速電圧を高くして前記ｎ−型
ソース・ドレイン層６０よりもおよそ８倍の拡散深さと
なるようにしている。
ト酸化膜５６及び薄いゲート酸化膜５８上にポリシリコ
ン等からなるゲート電極５９Ａ，５９Ｂを形成する。次
に、図１１（ａ）において、前記ゲート電極５９Ａ，５
９Ｂにそれぞれ隣接するように基板表層にＮ型不純物を
イオン注入する。即ち、前記高耐圧ＭＯＳトランジスタ
形成領域上に形成したレジスト膜（図示せず）をマスク
に例えば、リンイオンをイオン注入して、通常耐圧ＭＯ
Ｓトランジスタの低濃度のｎ−型ソース・ドレイン層６
０を形成する。続いて、前記レジスト膜を除去した後
に、図１１（ａ）に示すように通常耐圧ＭＯＳトランジ
スタ形成領域上に形成したレジスト膜６１をマスクに例
えば、リンイオンをイオン注入して、高耐圧ＭＯＳトラ
ンジスタのｎ−型ソース・ドレイン層６２を形成する。
このｎ−型ソース・ドレイン層６２は高耐圧構造とする
ため、リンイオン注入の加速電圧を高くして前記ｎ−型
ソース・ドレイン層６０よりもおよそ８倍の拡散深さと
なるようにしている。
【０００９】次いで、図１１（ｂ）において、前記ゲー
ト電極５９Ａ，５９Ｂの側壁部にサイドウォールスペー
サ膜６３を形成した後に、図１２に示すようにサイドウ
ォールスペーサ膜６３に隣接するように基板表層にＮ型
不純物をイオン注入する。即ち、前記高耐圧ＭＯＳトラ
ンジスタ形成領域上に形成したレジスト膜（図示せず）
をマスクに例えば、ヒ素イオンをイオン注入して、通常
耐圧ＭＯＳトランジスタの低濃度のｎ＋型ソース・ドレ
イン層６４を形成する。続いて、前記レジスト膜を除去
した後に、図１２に示すように通常耐圧ＭＯＳトランジ
スタ形成領域上及び高耐圧ＭＯＳトランジスタの高濃度
のｎ＋型ソース・ドレイン層形成領域以外の領域上に形
成したレジスト膜６５をマスクに例えば、リンイオンを
イオン注入して、高耐圧ＭＯＳトランジスタの高濃度の
ｎ＋型ソース・ドレイン層６６を形成する。
ト電極５９Ａ，５９Ｂの側壁部にサイドウォールスペー
サ膜６３を形成した後に、図１２に示すようにサイドウ
ォールスペーサ膜６３に隣接するように基板表層にＮ型
不純物をイオン注入する。即ち、前記高耐圧ＭＯＳトラ
ンジスタ形成領域上に形成したレジスト膜（図示せず）
をマスクに例えば、ヒ素イオンをイオン注入して、通常
耐圧ＭＯＳトランジスタの低濃度のｎ＋型ソース・ドレ
イン層６４を形成する。続いて、前記レジスト膜を除去
した後に、図１２に示すように通常耐圧ＭＯＳトランジ
スタ形成領域上及び高耐圧ＭＯＳトランジスタの高濃度
のｎ＋型ソース・ドレイン層形成領域以外の領域上に形
成したレジスト膜６５をマスクに例えば、リンイオンを
イオン注入して、高耐圧ＭＯＳトランジスタの高濃度の
ｎ＋型ソース・ドレイン層６６を形成する。
【００１０】そして、図示した説明は省略するが、全面
にＢＰＳＧ膜等の層間絶縁膜を形成し、コンタクト孔を
形成し、ｎ＋型のソース・ドレイン層６４，６６とコン
タクトする金属配線層を形成する。
にＢＰＳＧ膜等の層間絶縁膜を形成し、コンタクト孔を
形成し、ｎ＋型のソース・ドレイン層６４，６６とコン
タクトする金属配線層を形成する。
【００１１】これにより、通常耐圧ＭＯＳトランジスタ
と高耐圧ＭＯＳトランジスタが完成する。
と高耐圧ＭＯＳトランジスタが完成する。
【００１２】
【発明が解決しようとする課題】しかしながら、従来の
製造方法では、ゲート酸化膜厚が相異なるために通常耐
圧ＭＯＳトランジスタの薄いゲート酸化膜５８を形成す
る際に、高耐圧ＭＯＳトランジスタ用に形成した厚いゲ
ート酸化膜５６を除去していた。
製造方法では、ゲート酸化膜厚が相異なるために通常耐
圧ＭＯＳトランジスタの薄いゲート酸化膜５８を形成す
る際に、高耐圧ＭＯＳトランジスタ用に形成した厚いゲ
ート酸化膜５６を除去していた。
【００１３】このとき、図８（ｂ）に示す窪み５５が更
に、深くなってしまい、素子分離膜５４のバーズビーク
端部の傾斜部が急峻となり、薄いゲート酸化膜５８のゲ
ート耐圧劣化を引き起こすという問題があった。
に、深くなってしまい、素子分離膜５４のバーズビーク
端部の傾斜部が急峻となり、薄いゲート酸化膜５８のゲ
ート耐圧劣化を引き起こすという問題があった。
【００１４】従って、本発明は高耐圧ＭＯＳトランジス
タと通常耐圧ＭＯＳトランジスタを混載した半導体装置
において、バーズビーク端部の傾斜を緩やかなものと
し、ゲート耐圧劣化の抑止を図ることを目的とする。
タと通常耐圧ＭＯＳトランジスタを混載した半導体装置
において、バーズビーク端部の傾斜を緩やかなものと
し、ゲート耐圧劣化の抑止を図ることを目的とする。
【００１５】
【課題を解決するための手段】そこで、本発明は上記課
題に鑑みなされたもので、通常耐圧ＭＯＳトランジスタ
と高耐圧ＭＯＳトランジスタとが混載された半導体装置
の製造方法において、図２（ａ）に示すように基板全面
に高耐圧ＭＯＳトランジスタ用の厚いゲート酸化膜６を
形成した後に、全面にポリシリコン膜７を形成し、図２
（ｂ）に示すようにこのポリシリコン膜７を前記高耐圧
ＭＯＳトランジスタ形成領域上に形成したレジスト膜８
をマスクにしてウエットエッチングする。続いて、図３
（ａ）に示すように前記ポリシリコン膜７をマスクにし
て前記通常耐圧ＭＯＳトランジスタ形成領域上の厚いゲ
ート酸化膜６を除去する。更に、図３（ｂ）に示すよう
に全面にＬＰＣＶＤ法によりＴＥＯＳ膜９を形成した後
に、図４（ａ）に示すようにこのＴＥＯＳ膜９を介して
基板上を熱酸化して熱酸化膜１０を形成する。そして、
図４（ｂ）に示すように前記ＴＥＯＳ膜９及び熱酸化膜
１０をエッチング除去し、図５（ａ）に示すように前記
ポリシリコン膜７をエッチング除去した後に、図５
（ｂ）に示すように前記通常耐圧ＭＯＳトランジスタ形
成領域上に薄いゲート酸化膜１１を形成する。
題に鑑みなされたもので、通常耐圧ＭＯＳトランジスタ
と高耐圧ＭＯＳトランジスタとが混載された半導体装置
の製造方法において、図２（ａ）に示すように基板全面
に高耐圧ＭＯＳトランジスタ用の厚いゲート酸化膜６を
形成した後に、全面にポリシリコン膜７を形成し、図２
（ｂ）に示すようにこのポリシリコン膜７を前記高耐圧
ＭＯＳトランジスタ形成領域上に形成したレジスト膜８
をマスクにしてウエットエッチングする。続いて、図３
（ａ）に示すように前記ポリシリコン膜７をマスクにし
て前記通常耐圧ＭＯＳトランジスタ形成領域上の厚いゲ
ート酸化膜６を除去する。更に、図３（ｂ）に示すよう
に全面にＬＰＣＶＤ法によりＴＥＯＳ膜９を形成した後
に、図４（ａ）に示すようにこのＴＥＯＳ膜９を介して
基板上を熱酸化して熱酸化膜１０を形成する。そして、
図４（ｂ）に示すように前記ＴＥＯＳ膜９及び熱酸化膜
１０をエッチング除去し、図５（ａ）に示すように前記
ポリシリコン膜７をエッチング除去した後に、図５
（ｂ）に示すように前記通常耐圧ＭＯＳトランジスタ形
成領域上に薄いゲート酸化膜１１を形成する。
【００１６】
【実施の形態】以下で、本発明の半導体装置の製造方法
に係る一実施形態について図面を参照しながら説明す
る。
に係る一実施形態について図面を参照しながら説明す
る。
【００１７】図１（ａ）において、例えばＰ型シリコン
基板１上の全面におよそ４００Å程度の酸化膜２を形成
し、その上におよそ１０００Å程度のシリコン窒化膜３
を形成した後に、このシリコン窒化膜３をマスクにして
ＬＯＣＯＳ法により選択酸化して素子分離膜４を形成す
る。
基板１上の全面におよそ４００Å程度の酸化膜２を形成
し、その上におよそ１０００Å程度のシリコン窒化膜３
を形成した後に、このシリコン窒化膜３をマスクにして
ＬＯＣＯＳ法により選択酸化して素子分離膜４を形成す
る。
【００１８】次に、図１（ｂ）において、前記シリコン
窒化膜３及び酸化膜２をエッチング除去する。この際、
オーバーエッチングしているために基板上面が削られ、
特に素子分離膜４のバーズビーク端部には窪み５が形成
されてしまう。
窒化膜３及び酸化膜２をエッチング除去する。この際、
オーバーエッチングしているために基板上面が削られ、
特に素子分離膜４のバーズビーク端部には窪み５が形成
されてしまう。
【００１９】そして、図２（ａ）において、基板上の通
常耐圧ＭＯＳトランジスタ形成領域上及び高耐圧ＭＯＳ
トランジスタ形成領域上におよそ１０００Å程度の厚い
ゲート酸化膜６を熱酸化により形成する。
常耐圧ＭＯＳトランジスタ形成領域上及び高耐圧ＭＯＳ
トランジスタ形成領域上におよそ１０００Å程度の厚い
ゲート酸化膜６を熱酸化により形成する。
【００２０】続いて、図２（ｂ）において、全面におよ
そ３０００Å程度のポリシリコン膜７を形成し、その上
に通常耐圧ＭＯＳトランジスタ形成領域上に開口を有す
るレジスト膜８を形成した後に、このレジスト膜８をマ
スクにして前記ポリシリコン膜７を、例えばフッ酸（Ｈ
Ｆ）と硝酸（ＨＮＯ3）とギ酸（ＨＡＣ）との混合液を
用いてウエットエッチングする。尚、ドライエッチング
法を用いても良いが、基板表面にエッチングダメージが
残るおそれがある。
そ３０００Å程度のポリシリコン膜７を形成し、その上
に通常耐圧ＭＯＳトランジスタ形成領域上に開口を有す
るレジスト膜８を形成した後に、このレジスト膜８をマ
スクにして前記ポリシリコン膜７を、例えばフッ酸（Ｈ
Ｆ）と硝酸（ＨＮＯ3）とギ酸（ＨＡＣ）との混合液を
用いてウエットエッチングする。尚、ドライエッチング
法を用いても良いが、基板表面にエッチングダメージが
残るおそれがある。
【００２１】次に、図３（ａ）において、前記レジスト
膜８を除去した後に、前記ポリシリコン膜７をマスクに
して前記通常耐圧ＭＯＳトランジスタ形成領域上の厚い
ゲート酸化膜６を、例えば水（Ｈ2Ｏ）とフッ酸（Ｈ
Ｆ）とフッ化アンモニウム（ＮＨ4Ｆ）との混合液を用
いてエッチング除去する。
膜８を除去した後に、前記ポリシリコン膜７をマスクに
して前記通常耐圧ＭＯＳトランジスタ形成領域上の厚い
ゲート酸化膜６を、例えば水（Ｈ2Ｏ）とフッ酸（Ｈ
Ｆ）とフッ化アンモニウム（ＮＨ4Ｆ）との混合液を用
いてエッチング除去する。
【００２２】続いて、図３（ｂ）において、基板全面に
ＬＰＣＶＤ法におよそ６００Å程度のＬＰＣＶＤ酸化膜
としてＴＥＯＳ膜９を形成する。尚、このとき、図３
（ｂ）に示すように前記ＴＥＯＳ膜９は、素子分離膜４
のバーズビーク端部での膜厚がその他の平坦な領域に比
して厚く（およそ前記窪み５の深さに相当する分だけ厚
く）形成されている。
ＬＰＣＶＤ法におよそ６００Å程度のＬＰＣＶＤ酸化膜
としてＴＥＯＳ膜９を形成する。尚、このとき、図３
（ｂ）に示すように前記ＴＥＯＳ膜９は、素子分離膜４
のバーズビーク端部での膜厚がその他の平坦な領域に比
して厚く（およそ前記窪み５の深さに相当する分だけ厚
く）形成されている。
【００２３】そして、図４（ａ）において、前記ＴＥＯ
Ｓ膜９を介して前記通常耐圧ＭＯＳトランジスタ形成領
域上におよそ２００Å程度の熱酸化膜１０を形成する。
このとき、前記高耐圧ＭＯＳトランジスタ形成領域上に
はポリシリコン膜７が形成されているため、この高耐圧
ＭＯＳトランジスタ形成領域上に熱酸化膜１０が形成さ
れることはない。また、このとき、図４（ａ）に示すよ
うに前記素子分離膜４のバーズビーク端部でのＴＥＯＳ
膜９の膜厚が、その他の平坦な領域に形成されたＴＥＯ
Ｓ膜９の膜厚に比して厚くなっているため、熱酸化膜１
０を形成する際の熱酸化量が少なくなり、前記素子分離
膜４の端部での膜厚が、その他の平坦な領域に形成され
た熱酸化膜１０の膜厚に比して薄くなる。
Ｓ膜９を介して前記通常耐圧ＭＯＳトランジスタ形成領
域上におよそ２００Å程度の熱酸化膜１０を形成する。
このとき、前記高耐圧ＭＯＳトランジスタ形成領域上に
はポリシリコン膜７が形成されているため、この高耐圧
ＭＯＳトランジスタ形成領域上に熱酸化膜１０が形成さ
れることはない。また、このとき、図４（ａ）に示すよ
うに前記素子分離膜４のバーズビーク端部でのＴＥＯＳ
膜９の膜厚が、その他の平坦な領域に形成されたＴＥＯ
Ｓ膜９の膜厚に比して厚くなっているため、熱酸化膜１
０を形成する際の熱酸化量が少なくなり、前記素子分離
膜４の端部での膜厚が、その他の平坦な領域に形成され
た熱酸化膜１０の膜厚に比して薄くなる。
【００２４】次に、図４（ｂ）において、前記熱酸化膜
１０とＴＥＯＳ膜９とを、例えば水（Ｈ2Ｏ）とフッ酸
（ＨＦ）とフッ化アンモニウム（ＮＨ4Ｆ）との混合液
を用いてエッチング除去する。このとき、図４（ｂ）に
示すように前記素子分離膜４のバーズビーク端部の傾斜
は、前述したように熱酸化膜１０の膜厚が素子分離膜４
のバーズビーク端部で薄くなるように形成しているた
め、従来に比して緩やかになる。
１０とＴＥＯＳ膜９とを、例えば水（Ｈ2Ｏ）とフッ酸
（ＨＦ）とフッ化アンモニウム（ＮＨ4Ｆ）との混合液
を用いてエッチング除去する。このとき、図４（ｂ）に
示すように前記素子分離膜４のバーズビーク端部の傾斜
は、前述したように熱酸化膜１０の膜厚が素子分離膜４
のバーズビーク端部で薄くなるように形成しているた
め、従来に比して緩やかになる。
【００２５】更に、図５（ａ）において、前記ポリシリ
コン膜７をエッチング除去した後に、図５（ｂ）におい
て、前記通常耐圧ＭＯＳトランジスタ形成領域上におよ
そ７０Å程度の薄いゲート酸化膜４を形成する。
コン膜７をエッチング除去した後に、図５（ｂ）におい
て、前記通常耐圧ＭＯＳトランジスタ形成領域上におよ
そ７０Å程度の薄いゲート酸化膜４を形成する。
【００２６】次に、図６（ａ）において、全面にポリシ
リコン等から成る導電膜を形成し、この導電膜をパター
ニングすることで、前記厚いゲート酸化膜６及び薄いゲ
ート酸化膜１１上に第１，第２のゲート電極１２Ａ，１
２Ｂを形成する。尚、前記導電膜として、ポリシリコン
膜とタングステンシリサイド膜等の積層膜を用いても良
い。
リコン等から成る導電膜を形成し、この導電膜をパター
ニングすることで、前記厚いゲート酸化膜６及び薄いゲ
ート酸化膜１１上に第１，第２のゲート電極１２Ａ，１
２Ｂを形成する。尚、前記導電膜として、ポリシリコン
膜とタングステンシリサイド膜等の積層膜を用いても良
い。
【００２７】そして、図６（ｂ）において、前記ゲート
電極１２Ａ，１２Ｂにそれぞれ隣接するように基板表層
にＮ型不純物をイオン注入する。即ち、前記高耐圧ＭＯ
Ｓトランジスタ形成領域上に形成したレジスト膜（図示
せず）をマスクに例えば、リンイオンを５×１０13／ｃ
ｍ2，１００ＫｅＶの条件でイオン注入して、通常耐圧
ＭＯＳトランジスタの低濃度のｎ−型ソース・ドレイン
層１３を形成する。続いて、前記レジスト膜を除去した
後に、図６（ｂ）に示すように通常耐圧ＭＯＳトランジ
スタ形成領域上に形成したレジスト膜１４をマスクに例
えば、リンイオンを２×１０13／ｃｍ2，６００ＫｅＶ
の条件でイオン注入して、高耐圧ＭＯＳトランジスタの
ｎ−型ソース・ドレイン層１５を形成する。
電極１２Ａ，１２Ｂにそれぞれ隣接するように基板表層
にＮ型不純物をイオン注入する。即ち、前記高耐圧ＭＯ
Ｓトランジスタ形成領域上に形成したレジスト膜（図示
せず）をマスクに例えば、リンイオンを５×１０13／ｃ
ｍ2，１００ＫｅＶの条件でイオン注入して、通常耐圧
ＭＯＳトランジスタの低濃度のｎ−型ソース・ドレイン
層１３を形成する。続いて、前記レジスト膜を除去した
後に、図６（ｂ）に示すように通常耐圧ＭＯＳトランジ
スタ形成領域上に形成したレジスト膜１４をマスクに例
えば、リンイオンを２×１０13／ｃｍ2，６００ＫｅＶ
の条件でイオン注入して、高耐圧ＭＯＳトランジスタの
ｎ−型ソース・ドレイン層１５を形成する。
【００２８】次いで、前記ゲート電極１２Ａ，１２Ｂを
被覆するように全面に酸化膜を形成した後に、図７
（ａ）に示すようにこの酸化膜を異方性エッチングして
第１，第２のゲート電極１２Ａ，１２Ｂの側壁部にサイ
ドウォールスペーサ膜１６を形成する。また、図７
（ｂ）に示すようにサイドウォールスペーサ膜１６に隣
接するように基板表層にＮ型不純物をイオン注入する。
即ち、前記高耐圧ＭＯＳトランジスタ形成領域上に形成
したレジスト膜（図示せず）をマスクに例えば、ヒ素イ
オンを５×１０15／ｃｍ2，８０ＫｅＶの条件でイオン
注入して、通常耐圧ＭＯＳトランジスタの低濃度のｎ＋
型ソース・ドレイン層１７を形成する。続いて、前記レ
ジスト膜を除去した後に、図７（ｂ）に示すように通常
耐圧ＭＯＳトランジスタ形成領域上及び高耐圧ＭＯＳト
ランジスタの高濃度のｎ＋型ソース・ドレイン層形成領
域以外の領域上に形成したレジスト膜１８をマスクに例
えば、ヒ素イオンを５×１０15／ｃｍ2，２２０ＫｅＶ
の条件でイオン注入して、高耐圧ＭＯＳトランジスタの
高濃度のｎ＋型ソース・ドレイン層１９を形成する。
被覆するように全面に酸化膜を形成した後に、図７
（ａ）に示すようにこの酸化膜を異方性エッチングして
第１，第２のゲート電極１２Ａ，１２Ｂの側壁部にサイ
ドウォールスペーサ膜１６を形成する。また、図７
（ｂ）に示すようにサイドウォールスペーサ膜１６に隣
接するように基板表層にＮ型不純物をイオン注入する。
即ち、前記高耐圧ＭＯＳトランジスタ形成領域上に形成
したレジスト膜（図示せず）をマスクに例えば、ヒ素イ
オンを５×１０15／ｃｍ2，８０ＫｅＶの条件でイオン
注入して、通常耐圧ＭＯＳトランジスタの低濃度のｎ＋
型ソース・ドレイン層１７を形成する。続いて、前記レ
ジスト膜を除去した後に、図７（ｂ）に示すように通常
耐圧ＭＯＳトランジスタ形成領域上及び高耐圧ＭＯＳト
ランジスタの高濃度のｎ＋型ソース・ドレイン層形成領
域以外の領域上に形成したレジスト膜１８をマスクに例
えば、ヒ素イオンを５×１０15／ｃｍ2，２２０ＫｅＶ
の条件でイオン注入して、高耐圧ＭＯＳトランジスタの
高濃度のｎ＋型ソース・ドレイン層１９を形成する。
【００２９】そして、図示した説明は省略するが、全面
にＢＰＳＧ膜等の層間絶縁膜を形成し、コンタクト孔を
形成し、ｎ＋型のソース・ドレイン層１７，１９とコン
タクトする金属配線層を形成する。
にＢＰＳＧ膜等の層間絶縁膜を形成し、コンタクト孔を
形成し、ｎ＋型のソース・ドレイン層１７，１９とコン
タクトする金属配線層を形成する。
【００３０】これにより、通常耐圧ＭＯＳトランジスタ
（図面左側）と高耐圧ＭＯＳトランジスタ（図面右側）
が完成する。
（図面左側）と高耐圧ＭＯＳトランジスタ（図面右側）
が完成する。
【００３１】以上説明したように本発明では、通常耐圧
ＭＯＳトランジスタ形成領域上に薄いゲート酸化膜１１
を形成する際、この通常耐圧ＭＯＳトランジスタ形成領
域上面をＴＥＯＳ膜９を介して熱処理し、素子分離膜の
バーズビーク端部での膜厚が他の平面部に比して薄い熱
酸化膜１０を形成することで、この熱酸化膜１０を除去
した場合の素子分離膜４のバーズビーク端部の傾斜を従
来よりも緩やかなものとすることができ、この部分での
ゲート耐圧劣化を抑止することができる。
ＭＯＳトランジスタ形成領域上に薄いゲート酸化膜１１
を形成する際、この通常耐圧ＭＯＳトランジスタ形成領
域上面をＴＥＯＳ膜９を介して熱処理し、素子分離膜の
バーズビーク端部での膜厚が他の平面部に比して薄い熱
酸化膜１０を形成することで、この熱酸化膜１０を除去
した場合の素子分離膜４のバーズビーク端部の傾斜を従
来よりも緩やかなものとすることができ、この部分での
ゲート耐圧劣化を抑止することができる。
【００３２】また、高耐圧ＭＯＳトランジスタ形成領域
上の厚いゲート酸化膜６は、薄いゲート酸化膜１１を形
成する際に、再度熱処理が加えられるため、更にゲート
耐圧の向上が図れる。
上の厚いゲート酸化膜６は、薄いゲート酸化膜１１を形
成する際に、再度熱処理が加えられるため、更にゲート
耐圧の向上が図れる。
【００３３】
【発明の効果】本発明によれば、通常耐圧ＭＯＳトラン
ジスタ形成領域上に薄いゲート酸化膜を形成した際の素
子分離膜のバーズビーク端部の傾斜を従来よりも緩やか
なものとすることができ、この部分でのゲート耐圧劣化
を抑止することができる。
ジスタ形成領域上に薄いゲート酸化膜を形成した際の素
子分離膜のバーズビーク端部の傾斜を従来よりも緩やか
なものとすることができ、この部分でのゲート耐圧劣化
を抑止することができる。
【図１】本発明の一実施形態に係る半導体装置の製造方
法を説明する断面図である。
法を説明する断面図である。
【図２】本発明の一実施形態に係る半導体装置の製造方
法を説明する断面図である。
法を説明する断面図である。
【図３】本発明の一実施形態に係る半導体装置の製造方
法を説明する断面図である。
法を説明する断面図である。
【図４】本発明の一実施形態に係る半導体装置の製造方
法を説明する断面図である。
法を説明する断面図である。
【図５】本発明の一実施形態に係る半導体装置の製造方
法を説明する断面図である。
法を説明する断面図である。
【図６】本発明の一実施形態に係る半導体装置の製造方
法を説明する断面図である。
法を説明する断面図である。
【図７】本発明の一実施形態に係る半導体装置の製造方
法を説明する断面図である。
法を説明する断面図である。
【図８】従来例に係る半導体装置の製造方法を説明する
断面図である。
断面図である。
【図９】従来例に係る半導体装置の製造方法を説明する
断面図である。
断面図である。
【図１０】従来例に係る半導体装置の製造方法を説明す
る断面図である。
る断面図である。
【図１１】従来例に係る半導体装置の製造方法を説明す
る断面図である。
る断面図である。
【図１２】従来例に係る半導体装置の製造方法を説明す
る断面図である。
る断面図である。
Claims (2)
- 【請求項１】 薄いゲート酸化膜上に第１のゲート電極
を有する通常耐圧ＭＯＳトランジスタと、厚いゲート酸
化膜上に第２のゲート電極を有する高耐圧ＭＯＳトラン
ジスタとを同一基板上に形成する半導体装置の製造方法
において、 基板全面に厚いゲート酸化膜を形成した後に前記高耐圧
ＭＯＳトランジスタ形成領域上に形成したポリシリコン
膜をマスクにして前記通常耐圧ＭＯＳトランジスタ形成
領域上の厚いゲート酸化膜を除去する工程と、 全面にＣＶＤ法によりＣＶＤ酸化膜を形成した後にこの
ＣＶＤ酸化膜を介して前記通常耐圧ＭＯＳトランジスタ
形成領域上に熱酸化膜を形成する工程と、 前記ＣＶＤ酸化膜と熱酸化膜とをエッチング除去し、更
に前記ポリシリコン膜を除去した後に通常耐圧ＭＯＳト
ランジスタ形成領域上に薄いゲート酸化膜を形成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 一導電型の半導体基板上の通常耐圧ＭＯ
Ｓトランジスタ形成領域上及び高耐圧ＭＯＳトランジス
タ形成領域上に厚いゲート酸化膜を形成する工程と、 全面にポリシリコン膜を形成した後に通常耐圧ＭＯＳト
ランジスタ形成領域上のポリシリコン膜をエッチング除
去する工程と、 ポリシリコン膜をマスクにして前記通常耐圧ＭＯＳトラ
ンジスタ形成領域上の厚いゲート酸化膜を除去する工程
と、 全面にＣＶＤ法によりＣＶＤ酸化膜を形成した後にこの
ＣＶＤ酸化膜を介して前記通常耐圧ＭＯＳトランジスタ
形成領域上に熱酸化膜を形成する工程と、 前記ＣＶＤ酸化膜と熱酸化膜とをエッチング除去し、更
に前記ポリシリコン膜を除去した後に通常耐圧ＭＯＳト
ランジスタ形成領域上に薄いゲート酸化膜を形成する工
程と、 全面に導電膜を形成した後にこの導電膜をパターニング
して前記通常耐圧ＭＯＳトランジスタ形成領域上に薄い
ゲート酸化膜を介して第１のゲート電極を形成すると共
に、前記高耐圧ＭＯＳトランジスタ形成領域上に厚いゲ
ート酸化膜を介して第２のゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28318099A JP2001110905A (ja) | 1999-10-04 | 1999-10-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28318099A JP2001110905A (ja) | 1999-10-04 | 1999-10-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001110905A true JP2001110905A (ja) | 2001-04-20 |
Family
ID=17662187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28318099A Pending JP2001110905A (ja) | 1999-10-04 | 1999-10-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001110905A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100901A (ja) * | 2001-09-20 | 2003-04-04 | Fujitsu Amd Semiconductor Kk | 半導体装置の製造方法 |
-
1999
- 1999-10-04 JP JP28318099A patent/JP2001110905A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100901A (ja) * | 2001-09-20 | 2003-04-04 | Fujitsu Amd Semiconductor Kk | 半導体装置の製造方法 |
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