KR0166487B1 - 반도체 모스펫 제조방법 - Google Patents

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Abstract

본 발명은 반도체 모스펫 제조방법에 관한 것으로 소오스/드레인 전극의 상부에 실리사이드를 형성하여 금속배선과 접속되게 하므로써 스파이킹 현상을 방지하여 필드산화막 상부에로 연장되어 존재하게 하여 소오스/드레인 전극과 금속배선과의 접속 여유도를 증가시키며 가상의 필드산화막을 이용하여 실리콘기판과 게이트전극의 단차를 감소시키는 방법에 관한 것이다.

Description

반도체 모스펫(MOSFET) 제조방법
제1도는 종래의 방법에 따라 제조된 모스펫(MOSFET)의 단면도.
제2a도 내지 제2e도는 본 발명의 방법에 의해 제조된 모스펫의 단면도.
제3도는 본 발명의 다른 실시예를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 채널스토퍼(channel stopper)영역
3 : 필드산화막 4 : 게이트산화막
5 : 게이트전극 6 : 스페이서
7A, 7B :소오스/드레인전극 8 : 층간 절연막
9 : 콘택홀 10 : 금속배선
11 : 제1 산화막 12 : 질화막
13 : 제1 폴리실리콘막 14 : 가상 필드산화막
15 : 제1 감광막 패턴 16 : N+이온주입영역
17 : 제2 폴리실리콘막 18 : 제2 감광막 패턴
19 : 트렌치 20 : N-이온주입영역
21 : 실리사이드 22 : 제2 산화막
23 : 전이금속 산화막
본 발명은 반도체 모스펫 제조방법에 관한 것으로 특히 실리사이드를 형성하여 소오스 및 드레인 전극에 접속되는 금속배선의 접속 스파이킹 현상을 방지하고 가상의 필드산화막을 이용하여 실리콘기판에 대한 게이트전극의 단차를 감소시키는 방법에 관한 것이다.
종래의 공정방법에 의하여 형성된 모스펫의 단면도는 제1도와 같다.
제1도를 보면 P-웰로 된 실리콘기판(1) 상부에 활성영역과 비활성영역을 설정하고 비활성영역에 P+형 불순물 이온을 주입하여 채널스토퍼(channel stopper) 영역(2)을 형성한 후 그 상부에 필드산화막(3)을 형성한다.
활성영역의 소정부분에 게이트산화막(4)과 게이트 폴리실리콘막으로 된 게이트전극(5)을 형성하고 N-형 불순물 이온을 주입한 후 게이트전극(5) 측벽에 저온산화막 스페이서(6)을 형성한 다음 다시 N+형 불순물 이온을 주입하여 소오스/드레인전극(7A,7B)을 형성한다.
전체적으로 층간 절연막(8)을 적층하고 소오스/드레인 전극(7A,7B) 부분에 각각 콘택홀(9)을 형성하여 금속배선(10)을 형성한 단면도이다.
상기와 같은 종래의 모스펫 제조방법은 소오스/드레인 전극에 금속배선이 직접적으로 접속하게 되어 접속 스파이킹 현상이 발생하여 소자의 신뢰성에 문제점이 있게 된다.
따라서 본 발명에서는 상기한 문제점을 해결하기 위하여 소오스/드레인 전극 상부에 소정의 실리사이드를 형성하여 소오스/드레인 전극과 접속되는 금속 배선의 접속 여유도를 크게 하고 스파이킹을 방지하며 가상의 필드산화막을 이용하여 게이트전극의 실리콘기판에 대한 단차를 감소시키는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 모스펫 제조방법은,
실리콘기판에 P-웰을 형성하고, 제1 산화막과 질화막을 적층하는 공정과,
사진식각법으로 활성영역의 실리콘기판 상부에만 상기 제1 산화막과 질화막을 남도록 하되, 활성영역중 게이트전극이 형성될 부분만 식각되도록 한후, 전체적으로 P+형 불순물을 주입하여 채널스토터 영역을 형성하는 공정과,
비활성영역에 필드산화막을, 활성영역에는 가상의 필드산화막을 동시에 형성하는 공정과,
상기 질화막과 제1 산화막을 제거한 후, 필드산화막과 가상필드산화막 상부에 감광막 패턴을 형성하여 N+ 이온주입 영역을 실시하는 공정과,
상기 감광막 패턴을 제거하고 전체구조 상부에 제2 폴리실리콘막을 적층하고, 상기 가상 필드산화막 부분을 제외한 나머지 부분에 감광막 패턴을 형성하는 공정과,
상기 제2 폴리실리콘막과 가상 필드산화막을 제거하여 트렌치를 형성하는 공정과,
감광막 패턴을 제거한 후 트렌치 내부에 공지의 기술로 게이트전극을 형성하고 N- 이온주입영역을 형성하는 공정과,
게이트전극 측벽에 스페이서를 형성하고, 전이금속과 제2 산화막을 적층한 후, 열처리 공정으로 상기 제2 폴리실리콘 상부와 게이트전극 상부 및 이온주입영역 상부에는 실리사이드를 형성하고, 상기 스페이서 상부에는 전이금속 산화막을 형성하는 공정과,
전체구조 상부에 층간 절연막을 적층한 후, 콘택홀과 금속배선을 형성하여 금속배선과 실리사이드가 접속하는 공정으로 구성되는 것을 특징으로 한다.
이하 본 발명은 도면을 참조하여 상세히 설명하기로 한다.
제2a도 내지 제2e도는 본 발명에 의하여 형성한 모스펫의 단면도이다.
제2a도는 P-웰로 형성된 실리콘기판(1) 상부에 제1산화막(11)과 질화막(12)을 순차적으로 적층하고 사진식각법으로 활성영역(A)과 비활성영역(B)을 설정하여 활성영역(A)의 실리콘기판 상부에 제1산화막(11)과 질화막(12)을 남기고, 활성영역중 게이트전극이 형성될 부분은 식각한 다음 전체적으로 P+형 불순물을 이온주입하여 채널스토퍼영역(2)을 형성한 단면도이며 제3도와 같이 제1산화막(11)과 질화막(12) 사이에 도핑되지 않은 제1 폴리실리콘막(13)을 적층할 수도 있다.
제2b도는 필드산화막 형성공정으로 비활성영역(B)에 소자간을 격리시키는 필드산화막(3)을 형성하는 동시에 활성영역(A)의 게이트전극이 형성될 부분에도 가상의 필드산화막(14)을 형성하고 이후 질화막(12) 및 제1 산화막(11)을 제거한 후에 상기 필드산화막(3)과 가상의 필드산화막(14) 상부에 제1감광막 패턴(15)을 형성하여 N+이온주입영역(16)을 형성한 단면도이다.
제2c도는 제1 감광막 패턴(15)을 제거하고 전체구조 상부에 소정두께의 제2폴리실리콘막(17)을 적층하고 가상의 필드산화막(14)을 제거하기 위하여 제2감광막 패턴(18)을 형성하여 노출된 제2폴리실리콘막(17)을 일부분을 비등방성 식각으로 제거하고 게이트전극 형성을 위하여 노출된 가상의 필드산화막(14)을 등방성 식각으로 제거하여 트레치(19)를 형성한 단면도이다.
제2d도는 상기 제2감광막 패턴(18)을 제거하고 트렌치(19) 내부에 게이트산화막(4)과 도핑된 게이트 폴리실리콘막으로 된 게이트전극(5)을 형성하고 N-이온주입을 실시하여 게이트전극 주변에 N-이온주입 영역(20)을 형성한 단면도이며 트렌치(19) 내부에 게이트전극(5)을 형성하므로써 실리콘기판에 대한 게이트전극과의 단차를 감소시킬 수 있다.
제2e도는 게이트전극(5) 측벽에 저온산화막 스페이서(6)를 형성한 다음, 전이금속(미도시)과 제2산화막(22)을 적층하고 고온열처리하여 제2폴리실리콘막(17) 상부와 게이트전극, 이온주입영역 상부에는 실리사이드(21)가 형성된다. 이때 상기 실리사이드(21)는 전이금속(별도의 도시는 되지 않았지만 21 부분에 해당됨)과 산화막(22)이 폴리실리콘층(17) 상부에서 열처리 공정에 의해 형성되므로 상기 실리사이드(21)는 폴리실리콘층이 있는 부위 상부에만 형성된다.
한편, 폴리실리콘이 위치해 있지 않은 산화막 스페이서(6)의 상부에는 상기 열처리 공정시 폴리실리콘층 상부에 실리사이드(21)가 형성됨과 동시에 전이금속 산화막(23)이 함께 형성되므로 별도의 공정이 추가되지 않게 된다.
따라서 상기 스페이서(6) 상부에는 전이금속 산화막(23)이 형성되며, 전체구조 상부에 층간절연막(8)을 적층하고 콘택홀(9)과 금속배선(10)을 형성한 단면도이다.
상기에서 제2산화막(22) 대신 질화막을 사용할 수도 있으며, 금속배선은 실리사이드(21)와 접속되어 있으므로 스파이킹 현상을 방지할 수 있다.
제3도는 본 발명의 다른 실시예이며, 상기 제2a도에서 설명한 바와같이, 제1산화막(11)과 질화막(12)사이에 도핑되지 않은 제1폴리실리콘막(13)을 적층할 수 있으며 후속 공정은 제2b도 내지 제2e도와 동일하게 진행한다.
상기한 설명에서 알 수 있는 바와같이 소오스/드레인 전극의 상부에 실리사이드를 형성하여 금속배선과 접속되게 하므로써 스파이킹 현상을 방지할 수 있으며 이는 필드산화막 상부에도 연장되어 존재하게 되므로 소오스/드레인 전극과 금속배선과의 접속 여유도를 증가시킬 수 있다.
또한 가상의 필드산화막을 이용하여 실리콘기판에 대한 게이트전극의 단차를 감소시킬 수 있다.

Claims (3)

  1. 반도체 모스펫 제조방법에 있어서, 실리콘기판에 P-웰을 형성하고, 제1산화막과 질화막을 적층하는 공정과, 사진식각법으로 활성영역의 실리콘기판 상부에만 상기 제1산화막과 질화막을 남도록 하되, 활성영역중 게이트전극이 형성될 부분만 식각되도록 한후, 전체적으로 P+형 불순물을 주입하여 채널스토터 영역을 형성하는 공정과, 비활성영역에 필드산화막을, 활성영역에는 가상의 필드산화막을 동시에 형성하는 공정과, 상기 질화막과 제1산화막을 제거한 후, 필드산화막과 가상 필드산화막 상부에 감광막 패턴을 형성하여 N+이온주입 영역을 실시하는 공정과, 상기 감광막 패턴을 제거하고 전체구조 상부에 제2폴리실리콘막을 적층하고, 상기 가상 필드산화막 부분을 제외한 나머지 부분에 감광막 패턴을 형성하는 공정과, 상기 제2폴리실리콘막과 가상 필드산화막을 제거하여 트렌치를 형성하는 공정과, 감광막 패턴을 제거한 후 트렌치 내부에 공지의 기술로 게이트전극을 형성하고 N-이온주입영역을 형성하는 공정과, 게이트전극 측벽에 스페이서를 형성하고, 전이금속과 제2산화막을 적층한 후, 열처리 공정으로 상기 제2폴리실리콘 상부와 게이트전극 상부 및 이온주입영역 상부에는 실리사이드를 형성하고, 상기 스페이서 상부에는 전이금속 산화막을 형성하는 공정과, 전체구조 상부에 층간 절연막을 적층한 후, 콘택홀과 금속배선을 형성하여 금속배선과 실리사이드가 접속하는 공정으로 구성되어, 소오스/드레인 전극의 스파이킹을 방지하는 것을 특징으로 하는 반도체 모스펫 제조방법.
  2. 제1항에 있어서, 제1산화막과 질화막 사이에 패드용으로 불순물이 도핑되지 않는 폴리실리콘막을 더 적층하는 것을 특징으로 하는 반도체 모스펫 제조방법.
  3. 제1항에 있어서, 제2산화막 대신 질화막을 적층하는 것을 특징으로 하는 반도체 모스펫 제조방법.
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