KR0126651B1 - 반도체 모스펫(mosfet) 제조방법 - Google Patents
반도체 모스펫(mosfet) 제조방법Info
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Abstract
본 발명은 반도체 모스펫 제조방법에 관한 것으로 소오스/드레인 전극의 상부에 실리사이드를 형성하여 금속배선과 접속되게 하므로써 스파이킹 현상을 방지하여 필드산화막 상부에로 연장되어 존재하게 하여 소오스/드레인 전극과 금속배선과의 접속 여유도를 증가시키며 가상의 필드산화막을 이용하여 실리콘기판과 게이트전극의 단차를 감소시키는 방법에 관한 것이다.
Description
제 1 도는 종래의 방법에 따라 제조된 모스펫(MOSFET)의 단면도
제 2a 도 내지 제 2e 도는 본 발명의 방법에 의해 모스펫을 제조하는 과정을 도시한 단면도.
제 3 도는 본 발명의 다른 실시예를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
2 : 채널스토퍼영역3 : 필드산화막
4 : 게이트산화막 5 : 게이트전극
6 : 스페이서 7 : N+이온주입영역
8 : 층간절연막 9 : 콘택홀
10 : 금속배선 11 : 산화막
12 : 질화막 l3 : 폴리실리콘막
14 :가상 필드산화막15 : 제 1 감광막 패턴
16 : N+이온주입영역 17 : 폴리실리콘막
18 : 제 2 감광막 패턴19 : 트렌치
20 : N-영역23 : PSG막
24 : 실리사이드25 : 산화막
26 : 층간절연층
본 발명은 반도체 모스펫 제조방법에 관한 것으로 특히 실리사이드를 형성하여 소오스 및 드레인 전극에 접속되는 금속배선의 접속 스파이킹 현상을 방지하고 가상의 필드산화막을 이용하여 실리콘기판에 대한 게이트전극의 단차를 감소시키는 방법에 관한 것이다.
종래의 공정방법에 의하여 형성된 모스펫의 단면도는 제 1 도와 같다.
제 1 도를 보면 P-웰로 된 실리콘기판(1) 상부에 활성영역과 비활성영역을 설정하고 비활성영역에 P+형 불순물 이온을 주입하여 채널 스토퍼(channelstopper)영역(2)을 형성한 후 그 상부에 필드산화막(3)을 형성한다.
활성영역의 소정부분에 게이트산화막(4)과 게이트 폴리실리콘막으로 된 게이트전극(5)을 형성하고 N-형 불순물 이온을 주입한 후 게이트전극(5) 측벽에 저온산화막 스페이서(6)를 형성한 다음 다시 N+형 블순물이온을 주입하여 소오스/드레인전극용 N+이온주입영역(7)을 형성한다.
전체적으로 층간 절연막(8)을 적층하고 N+이온주입영역(7)에 각각 콘택홀(9)을 형성하여 금속배선(10)을 형성한 단면도이다.
상기와 같온 종래의 모스펫 제조방법온 소오스/드레인 전극에 금속배선이 직접적으로 접속하게 되어 접속스파이킹 현상이 발생하여 소자의 신뢰성에 문제점이 있게 된다.
따라서 본 발명에서는 상기한 문제점을 해결하기 위하여 소오스/드레인 전극 상부에 소정의 실리사이드를 형성하여 소오스/드레인 전극과 접속되는 금속배선의 접속 여유도를 크게하고 스파이킹을 방지하며 가상의 필드산화막을 이용하여 게이트전극의 실리콘기판에 대한 단차를 감소시키는데 그 목적이 있다.
이하 본 발명을 도면을 참조하여 상세히 설명하기로 한다.
제 2a 도 내지 제 2e 도는 본 발명에 의하여 형성한 모스펫의 단면도이다.
제 2a 도는 P-웰로 형성된 실리콘기판(1) 상부에 제 1 산화막(11)과 질화막(12)을 순차적으로 적층하고 사진식각법으로 활성영역(A)과 비활성영역(B)을 설정하여 활성영역(A)의 실리콘기판 상부에 산화막(11)과 질화막(12)을 남기고, 활성영역중 게이트전극이 형성될 부분은 식각한 다음 전체적으로 P+형 불순물을 이온주입하여 채널스토퍼영역(2)을 형성한 단면도이며, 제 3 도와 같이 제 1 산화막(11)과 질화막(12) 사이에 도핑되지 않은 제 1 폴리실리콘막(13)을 적층할 수도 있다.
제 2b 도는 필드산화막 형성공정으로 비활성영역(B)에 소자간을 격리시키는 필드산화막(3)을 형성하는 동시에 활성영역(A)의 게이트전극이 형성될 부분에도 가상의 필드산화막(14)을 형성하고 이후 질화막(12) 및 산화막(11)을 제거한 후에 상기 필드산화막(3)과 가상의 필드산화막(14) 상부에 제 1 감광막 패턴(15)을 형성하여 N+이온주입영역(16)을 형성한 단면도이다.
제 2c 도는 제 1 감광막 패턴(l5)을 제거하고 전체구조 상부에 소정두께의 제2폴리실리콘막(17)을 적층하고 가상의 필드산화막(14)을 제거하기 위하여 제 2 감광막 패턴(l8)을 형성하여 노출된 제 2 폴리실리콘막(17)의 일부분을 비등방성 식각으로 제거하고 게이트전극 형성을 위하여 노출된 가상의 필드산화막(14)을 등방성 식각으로 제거하여 트렌치(19)를 형성한 단면도이다.
제 2d 도는 상기 제 2 감광막 패턴(18)을 제거하고 트렌치(19) 내부에 게이트산화막(4)과 도핑된 게이트 폴리실리콘막으로 된 게이트전극(5)을 형성하고, PSG막(23)을 전체적으로 증착하고 고온 열처리하여 도프된 N-이온을 게이트전극 주변의 실리콘기판(1)에 확산시켜 N-영역(20)을 형성한 상태의 단면도이다. 상기 트렌치(19) 내부에 게이트전극(4)을 형성하므로써 실리콘기판(1)에 대한 게이트전극의 단차를 감소시킬 수 있다.
제 2e 도는 블랜켓 식각공정으로 상기 PSG막(23)을 상기 제 2 폴리실리콘막(17)이 노출되기까지 식각하여 게이트전극(4)을 측면에PSG막잔여물(23A)을남기고,전이금속(도시안됨)과산화막(25)를 적층한다음, 고온 열처리로 상기 전이금속을 폴리실리콘막(17)과 게이트전극(4)과 반응시켜 제 2 폴리실리콘막(17)과 게이트전극(4) 상부에는 실리사이드막(24)이 형성되게 하고 PSG막잔여물(23A) 상부에 있는 전이금속은 산화시켜 전이금속 산화막(24B)을 형성하고 상기 산화막(25) 상부에 층간절연막(26) 형성하고, 사진식각공성으로 층간절연증(26)의 일정부분을 제거하여 콘택홀을 형성하고, 금속배선(10)을 형성한 단면도이다. 상기 블랜켓 식각공정으로 상기 PSG막을 상기 제 2 폴리실리콘막(17)이 노출되기까지 식각할때 PSG막과 제 2 올리실리콘막의 식각 선택비가 5 : 1이상으로 한다.
상기 금속배선(10)은 실리사이드(24A)와 접속되어 있으므로 스파이킹을 방지할 수 있다.
제 3 도는 본 발명의 다른 실시예이며 제 2a 도에서 설명한 바와 같이 산화막(1l)과 질화막(12) 사이에 도핑되지 않은 폴리실리콘막(13)을 적층할 수 있으며 후속 공정은 제 2b 도 내지 제 2e 도와 동일하게 진행한다.
상기한 설명에서 알 수 있는 바와 같이 소오스/드레인 전극의 상부에 실리사이드를 형성하여 금속배선과 접속되게 하므로써 스파이킹 현상을 방지할 수 있으며 이는 필드산화막 상부에도 연장되어 존재하게 되므로 소오스/드레인 전극과 금속배선과의 접속 여유도를 증가시킬 수 있다.
또한 가상의 필드산화막을 이용하여 실리콘기판에 대한 게이트전극의 단차를 강조시킬 수 있다.
Claims (3)
- 반도체 모스펫 제조방법에 있어서, 실리콘기판에 P-웰을 형성하고 산화막과 질화막을 적층한 다음 사진식각법으로 활성영역의 실리콘기판 상부에만 산화막과 질화막을 남도록 하는 동시에 활성영역중 게이트전극이 형성될 부분은 식각되도록 하고 전체적으로 P+형 불순물을 주입하여 채널스토퍼 영역을 형성하는 공정과, 비활성영역에 필드산화막을 활성영역에 가상의 필드산화막을 동시에 형성하고, 질화막과 산화막을 제거한 후 필드산화막과 가상필드산화막 상부에 감광막 패턴을 형성하고 실리콘기판에 N+이온주입영역을 형성하는 공정과, 감광막 패턴을 제거하고 그 상부에 전체적으로 폴리실리콘막을 적층하고 가상 필드산화막부분을 제외한 나머지 부분에 감광막 패턴을 형성한 다음 폴리실리콘막과 가상필드산화막을 제거하여 트렌치를 형성하는 공정과, 감광막 패턴을 제거한 후 트렌치 내부에 공정의 기술로 게이트전극을 형성하고 트렌치 내부에 게이트산화막과 게이트전극을 형성하는 공정과, PSG막을 전체적으로 증착하고 고온 열처리하여 도프된 N-이온을 게이트전극 주변의 실리콘기판에 확산시켜 N-영역을 형성하는 공정과, 블랜켓 식각공정으로 상기 PSG막을 상기 폴리실리콘막이 노출되기까지 식각하여 게이트전극을 측면에 PSG막 잔여물을 남기는 공정과, 전체적으로 전이금속과 산화막을 적층한다. 다음 고온열처리로 상기 폴리실리콘막과 게이트전극상부에는 실리사이드막이 형성되게 하고 PSG막 잔여물 상부에 있는 전이금속은 산화시켜 전이금속 산화물을 형성하는 공정과, 상기 산화막 상부에 층간절연층을 형성하고, 층간절연층의 일정부분을 제거하여 실리사이드가 노출되는 콘택홀을 형성하고, 금속배선을 형성하는 공정으로 이루어져 금속배선을 하부 도전층에 콘택할때 스파이킹이 발생되지 않도록 형성하는 것을 특징으로 하는 반도체 모스펫 제조방법.
- 제 1 항에 있어서, 산화막과 질화막 사이에 패드용으로 불순물이 도핑되지 않는 폴리실리콘막을 더 적층하는 것을 포함하는 반도체 모스펫 제조방법.
- 제 1 항에 있어서, 상기 블랜켓 식각공정으로 상기 PSG막을 상기 폴리실리콘막이 노출되기까지 식각할때 PSG막과 폴리실리콘막의 식각 선택비가 5 : 1이상으로 하는 것을 특징으로 하는 반도체 모스펫 제조방법.
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