CN110838437B - 光阻残留物的去除方法及逻辑器件 - Google Patents

光阻残留物的去除方法及逻辑器件 Download PDF

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Abstract

本申请公开了一种光阻残留物的去除方法及逻辑器件，该方法包括：提供一衬底，该衬底包括第一区域和第二区域；通过光刻工艺在第二区域上涂布光阻，对第一区域进行浅掺杂SD离子注入，在第一区域形成的第一栅氧化层的两侧形成源极和漏极，浅掺杂SD离子注入的过程中光阻的表层形成有硬壳；通过干式灰化工艺对硬壳进行去除；通过湿法去除工艺对剩余的硬壳和光阻进行去除。本申请通过在对第一区域进行浅掺杂SD离子注入后，依次通过干式灰化工艺和湿法去除工艺对涂布在第二区域的光阻的表层形成的硬壳和光阻进行去除，能够较为充分的去除光阻残留物(包括硬壳，和/或，光阻)，提高了逻辑器件的制造良率。

Description

光阻残留物的去除方法及逻辑器件
技术领域
本申请涉及半导体制造技术领域，具体涉及一种光阻残留物的去除方法及逻辑器件。
背景技术
参考图1至图3，其示出了相关技术中逻辑器件的制造过程中的浅掺杂源极(Source)漏极(Drain)离子注入的示意图，其包括：
如图1所示，通过光刻工艺在P型金属氧化物半导体(Positive channel Metal-Oxide-Semiconductor，PMOS)区域102覆盖光阻10，对N型金属氧化物半导体(Negativechannel Metal-Oxide-Semiconductor，NMOS)区域101进行浅掺杂SD离子注入；
如图2所示，通过干式灰化工艺对光阻10最外层的硬壳(Crust)11进行去除，该硬壳11是由于在对NMOS区域进行离子注入时，由于离子注入的能量较强在光阻10的表面生成的硬质的外壳，该硬壳通常由交联的碳链化合物且掺杂着各种注入的离子组分组成；
如图3所示，由于逻辑器件的线宽越来越小，浅掺杂SD离子注入的能量越来越大，即便通过干式灰化工艺对硬壳11进行去除，依然具有光阻残留物(Residue)12，在一定程度上会导致多晶硅损伤(Poly broken)等工艺缺陷，降低逻辑器件的制造良率。
发明内容
本申请提供了一种光阻残留物的去除方法及逻辑器件，可以解决相关技术中通过干式灰化工艺去除光阻残留物去除不充分所导致逻辑器件的良率较低问题。
一方面，本申请实施例提供了一种光阻残留物的去除方法，该方法应用于逻辑器件的制造过程中，包括：
提供一衬底，所述衬底包括第一区域和第二区域，所述第一区域形成有第一栅氧化层以及形成于所述第一栅氧化层上的第一栅极，所述第二区域形成有第二栅氧化层以及形成于所述第二栅氧化层上的第二栅极；
通过光刻工艺在所述第二区域上涂布光阻，对所述第一区域进行浅掺杂SD离子注入，在所述第一栅氧化层的两侧形成所述第一区域的源极和漏极，所述浅掺杂SD离子注入的过程中所述光阻的表层形成有硬壳；
通过干式灰化工艺对所述硬壳进行去除；
通过湿法去除工艺对剩余的硬壳和光阻进行去除；
其中，当所述第一区域为NMOS区域时，所述第二区域为PMOS区域；当所述第一区域为PMOS区域时，所述第二区域为NMOS区域。
可选的，所述通过湿法去除工艺的反应溶液包括SPM药液。
可选的，所述SPM药液包括H2SO4和H2O2，H2SO4和H2O2的容量比值的取值范围为5:1至8:1。
可选的，所述湿法去除工艺的处理温度的取值范围为170摄氏度至200摄氏度。
可选的，所述湿法去除工艺的处理时间的取值范围为20秒至30秒。
可选的，所述干式灰化工艺的反应气体包括氢气。
可选的，所述氢气在所述反应气体中的体积比的取值范围为8％至20％。
可选的，所述干式灰化工艺处理过程中反应气体的压强小于1托尔。
可选的，所述干式灰化工艺的处理温度的取值范围为150摄氏度至200摄氏度。
可选的，所述干式灰化工艺的处理时间的取值范围为10秒至20秒。
另一方面，本申请提供了一种逻辑器件，包括：
衬底，所述衬底包括第一区域和第二区域，当所述第一区域形成有N型阱时，所述第二区域形成有P型阱，当所述第一区域形成有P型阱时，所述第二区域形成有N型阱；
第一栅氧化层，所述第一栅氧化层形成于所述第一区域，所述第一栅氧化层上形成有第一栅极，所述第一栅氧化层两侧形成有源极和漏极；
第二栅氧化层，所述第二栅氧化层形成于所述第二区域，所述第二栅氧化层上形成有第二栅极，所述第二栅氧化层两侧形成有源极和漏极；
在形成所述第一栅氧化层两侧的源极和漏极时，通过干式灰化工艺对所述硬壳进行去除，通过湿法去除工艺对剩余的硬壳和光阻进行去除，所述硬壳是对所述第一区域进行浅掺杂SD离子注入的过程中在所述第二区域上涂布的光阻的表层形成的硬质外壳。
可选的，所述第一区域和所述第二区域之间形成有STI结构。
可选的，所述第一栅极自下而上依次包括第一多晶硅层、第一硬掩模层以及第二硬掩模层；所述第二栅极自下而上依次包括第二多晶硅层、第三硬掩模层层以及第四硬掩模层。
可选的，所述第一硬掩模层和所述第三硬掩模层包括氮化硅。
可选的，所述第二硬掩模层和所述第四硬掩模层包括硅氧化物。
本申请技术方案，至少包括如下优点：
在逻辑器件的制造过程中，在对第一区域进行浅掺杂SD离子注入后，依次通过干式灰化工艺和湿法去除工艺对涂布在第二区域的光阻的表层形成的硬壳和光阻进行去除，能够较为充分的去除光阻残留物(包括硬壳，和/或，光阻)，提高了逻辑器件的制造良率。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1至图3是相关技术中逻辑器件的制造过程中的浅掺杂SD离子注入的示意图；
图4是本申请一个示例性实施例提供的光阻残留物的去除方法的流程图；
图5至图7是本申请一个示例性实施例提供的光阻残留物的去除方法的示意图；
图8是本申请一个示例性实施例提供的逻辑器件的剖面图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
实施例1：
参考图4，其示出了本申请一个示例性实施例提供的光阻残留物的去除方法的流程图，该方法可应用于逻辑器件的制造过程中，该方法包括：
步骤401，提供一衬底，该衬底包括第一区域和第二区域，第一区域形成有第一栅氧化层以及形成于第一栅氧化层上的第一栅极，第二区域形成有第二栅氧化层以及形成于第二栅氧化层上的第二栅极。
参考图5，本实施例中提供的衬底510包括第一区域501和第二区域502；第一区域501形成有第一栅氧化层521，第一栅氧化层521上形成有第一栅极531；第二区域502形成有第二栅氧化层522，第二栅氧化层522上形成有第一栅极532。
若第一区域501为NMOS区域，第二区域502为PMOS区域，第一区域501形成有P型阱，第二区域502形成有N型阱；若第一区域501为PMOS区域，第二区域502为NMOS区域，第一区域501形成有N型阱，第二区域502形成有P型阱。
可选的，第一区域501和第二区域502之间形成有浅槽隔离(Shallow TrenchIsolation，STI)结构550；可选的，第一栅极531自下而上依次包括第一多晶硅层5311、第一硬掩模层5312以及第二硬掩模层5313；所述第二栅极532自下而上依次包括第二多晶硅层5321、第三硬掩模层5322以及第四硬掩模层5323；可选的,第一硬掩模层5312和第三硬掩模层5322包括氮化硅；可选的，第二硬掩模层5313和第四硬掩模层5323包括硅氧化物
步骤402，通过光刻工艺在第二区域上涂布光阻，对第一区域进行浅掺杂SD离子注入，在第一栅氧化层的两侧形成第一区域的源极和漏极，浅掺杂SD离子注入的过程中光阻的表层形成有硬壳。
参考图5，通过光刻工艺在第二区域502上涂布光阻600，对第一区域501进行浅掺杂SD离子注入，在第一栅氧化层521的两侧形成第一区域501的源极541和漏极542，在浅掺杂SD离子注入的过程中，光阻600的表层形成有硬壳601。
步骤403，通过干式灰化工艺对硬壳进行去除。
参考图6，通过干式灰化工艺对光阻600表层的硬壳601进行去除。如图6所示，光阻600表面的硬壳601通过干式灰化工艺被软化和去除。
可选的，干式灰化工艺的反应气体包括氢气(H2)；可选的，氢气在反应气体中的体积比的取值范围为8％至20％。
可选的，干式灰化工艺处理过程中反应气体的压强小于1托尔(Torr)。
可选的，干式灰化工艺的处理温度的取值范围为150摄氏度至200摄氏度。
可选的，干式灰化工艺的处理时间的取值范围为10秒至20秒。
步骤404，通过湿法去除工艺对剩余的硬壳和光阻进行去除。
参考图7，通过湿法去除工艺对剩余的硬壳和光阻进行去除后，器件的表面几乎没有光阻残留物。
可选的，湿法去除工艺的反应溶液包括SPM药液；可选的，该SPM药液包括H2SO4和H2O2，H2SO4和H2O2的容量比值的取值范围为5:1至8:1。
可选的，湿法去除工艺的处理温度的取值范围为170摄氏度至200摄氏度。
可选的，湿法去除工艺的处理时间的取值范围为20秒至30秒。
需要说明的是，在步骤404之后，在对第二区域502进行浅掺杂SD离子注入后，也可通过步骤403和步骤404的方法对第一区域501的光阻残留物进行去除。
综上所述，本实施例中，在逻辑器件的制造过程中，在对第一区域进行浅掺杂SD离子注入后，依次通过干式灰化工艺和湿法去除工艺对涂布在第二区域的光阻的表层形成的硬壳和光阻进行去除，能够较为充分的去除光阻残留物(包括硬壳，和/或，光阻)，提高了逻辑器件的制造良率。
实施例2：
参考图8，其示出了本申请一个示例性实施例提供的逻辑器件的剖面图，该逻辑器件800可通过上述实施例中的方法进行制造，其包括：
衬底810，其包括第一区域801和第二区域802；若第一区域801为PMOS区域，则第一区域801形成有N型阱，第二区域802为NMOS区域，第二区域802形成有P型阱；若第一区域801为NMOS区域，则第一区域801形成有P型阱，第二区域802为PMOS区域，第二区域802形成有N型阱。
第一栅氧化层821，其形成于第一区域801，第一栅氧化层821上形成有第一栅极831，第一栅氧化层821两侧形成有源极841和漏极842。
第二栅氧化层822，其形成于第二区域802，第二栅氧化层822上形成有第二栅极832，第二栅氧化层822两侧形成有源极843和漏极844。
在形成第一栅氧化层821两侧的源极841和漏极842时，通过干式灰化工艺对硬壳进行去除，通过湿法去工艺对剩余的硬壳和光阻进行去除，该硬壳是对第一区域801进行浅掺杂SD离子注入的过程中在第二区域802上涂布的光阻的表层形成的硬质外壳。
在形成第二栅氧化层822两侧的源极843和漏极844时，通过干式灰化工艺对硬壳进行去除，通过湿法去工艺对剩余的硬壳和光阻进行去除，该硬壳是对第一区域801进行浅掺杂SD离子注入的过程中在第二区域801上涂布的光阻的表层形成的硬质外壳。
可选的，第一区域801和第二区域802之间形成有STI结构850；可选的，第一栅极831自下而上依次包括第一多晶硅层8311、第一硬掩模层8312以及第二硬掩模层8313；所述第二栅极832自下而上依次包括第二多晶硅层8321、第三硬掩模层8322以及第四硬掩模层8323；可选的，第一硬掩模层8312和第三硬掩模层8322包括氮化硅；可选的，第二硬掩模层8313和第四硬掩模层8323包括硅氧化物。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (3)

1.一种光阻残留物的去除方法，其特征在于，该方法应用于逻辑器件的制造过程中，包括：
提供一衬底，所述衬底包括第一区域和第二区域，所述第一区域形成有第一栅氧化层以及形成于所述第一栅氧化层上的第一栅极，所述第二区域形成有第二栅氧化层以及形成于所述第二栅氧化层上的第二栅极；
通过光刻工艺在所述第二区域上涂布光阻，对所述第一区域进行浅掺杂SD离子注入，在所述第一栅氧化层的两侧形成所述第一区域的源极和漏极，所述浅掺杂SD离子注入的过程中所述光阻的表层形成有硬壳；
通过干式灰化工艺对所述硬壳进行去除，所述干式灰化工艺的反应气体包括氢气，所述氢气在所述反应气体中的体积比的取值范围为8％至20％，所述干式灰化工艺处理过程中反应气体的压强小于1托尔，所述干式灰化工艺的处理温度的取值范围为150摄氏度至200摄氏度，所述干式灰化工艺的处理时间的取值范围为10秒至20秒；
通过湿法去除工艺对剩余的硬壳和光阻进行去除，所述湿法去除工艺的反应溶液包括SPM药液，所述SPM药液包括H2SO4和H2O2，H2SO4和H2O2的容量比值的取值范围为5:1至8:1；
其中，所述第一栅极自下而上依次包括第一多晶硅层、第一硬掩模层以及第二硬掩模层，所述第二栅极自下而上依次包括第二多晶硅层、第三硬掩模层层以及第四硬掩模层，所述第一硬掩模层和所述第三硬掩模层包括氮化硅，所述第二硬掩模层和所述第四硬掩模层包括硅氧化物；当所述第一区域为NMOS区域时，所述第二区域为PMOS区域；当所述第一区域为PMOS区域时，所述第二区域为NMOS区域。
2.根据权利要求1所述的方法，其特征在于，所述湿法去除工艺的处理温度的取值范围为170摄氏度至200摄氏度。
3.根据权利要求2所述的方法，其特征在于，所述湿法去除工艺的处理时间的取值范围为20秒至30秒。
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