TWI389249B - Semiconductor device and manufacturing method thereof - Google Patents

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TWI389249B
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Kuroi Takashi
Horita Katsuyuki
Kitazawa Masashi
Ishibashi Masato
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Renesas Electronics Corp
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Description

半導體裝置及其製造方法
本發明有關於半導體裝置及其製造方法，特別有關於具有溝道型之元件分離構造之半導體裝置及其製造方法。
在半導體積體電路中，為著在動作時不會有元件間之電干擾，以完全獨立之狀態控制各個元件，所以需要形成具有元件分離區域之元件分離構造。形成此種元件分離區域之方法之一習知者有溝道分離法，創作有各種之改良法。
溝道分離法之方式是在基板形成溝道，在該溝道內部充填絕緣物，因為大多不會發生鳥嘴部，所以成為在使半導體積體電路微細化上不可欠缺之元件分離方法。另外一方面，隨著元件之微細化，顯示鄰接之元件之電位經由埋入氧化膜會對其他之節點造成影響。因此提案有將導電性膜埋入到溝道內之方法作為其因應方法。
在此處使用圖86~圖91用來說明先前技術之將導電性膜埋入到溝道內之半導體裝置及其製造方法。在圖86、圖87所示之先前技術之半導體裝置中，在形成於半導體基板101內之溝道102內經由氧化矽膜103充填有多晶矽膜104。在溝道102內之多晶矽膜104上，形成帽蓋氧化膜111。另外，在元件之活性區域透過絕緣膜106形成有閘電極107，經由該閘電極107之下之通道區域形成有源極汲極擴散層108。另外，閘電極107之側面形成有側壁115。
其次說明該先前技術之半導體裝置之製造方法。首先在半導體基板101上，順序地形成氧化矽膜109，氮化矽膜110。其次以使用照相製版技術和乾式蝕刻技術所形成之照相製版圖案作為遮罩，對氮化矽膜110，氧化矽膜109順序地進行圖案製作，如圖87所示地在半導體基板101形成溝道102。
然後，在溝道102之形成後，進行該溝道102之內壁表面之熱氧化，用來除去該溝道102之內側，亦即除去內側面和底面之損壞部份，和如圖88所示，在溝道102之內壁形成氧化矽膜103，然後利用CVD(Chemical Vapor Deposition)法，在半導體基板101之全面堆積被摻雜有磷之多晶矽膜104。其次，利用異向性蝕刻如圖89所示地除去氮化矽膜110上和溝道102內之一部份之多晶矽膜104。
然後，進行氧化熱處理，用來使溝道102內之多晶矽膜104氧化，藉以形成圖90所示之帽蓋氧化膜111。其次，除去氮化矽膜110，然後除去氧化矽膜109，藉以完成圖91所示之溝道型元件分離構造。然後，依照習知之MOSFET(Metal Oxide Semiconductor Field Effect Transistor)之形成步驟，利用離子植入法形成井區域，通道截斷區域，和控制臨限電壓用之通道雜質層。然後，在半導體基板101上形成閘絕緣膜106，在該閘絕緣膜106上形成閘電極107。然後，利用離子植入法形成源極汲極擴散層108，然後形成側壁115，用來完成圖86所示之半導體裝置。
[專利文獻1]日本專利特開平6－232248號公報[專利文獻2]日本專利特開2001－148418號公報
但是，依照上述之先前技術時，為著避免充填在半導體基板101之多晶矽膜104和閘電極107發生電短路，所以對多晶矽膜104之表面進行熱氧化處理，用來形成帽蓋氧化膜111。在該氧化處理時，不只是多晶矽膜104之表面，而且亦在橫方向，亦即在半導體基板101之面內方向之大致平行方向進行氧化，造成半導體基板101亦被氧化。該半導體基板101之橫方向之氧化會產生所謂之鳥嘴部，會減小元件之活性區域幅度，使接觸部和活性區域之接觸餘裕減小，會引起電晶體之驅動能力之降低。
另外，氧化處理會引起半導體基板101，多晶矽膜104之體積變化，在半導體基板101和多晶矽膜104會發生應力。該應力之發生會引起結晶缺陷之發生，和由於帶隙之變化會引起接面洩漏電流之發生，使元件之製造良率降低。
另外，在先前技術中，在溝道102之溝道幅度寬廣之區域，在多晶矽膜104之異向性蝕刻時，會造成溝道底部之多晶矽膜104亦被除去。其結果是在以後步驟之氧化處理時，反應其形狀地產生段差。該段差在後來之閘電極之形成時會引起蝕刻殘留等之發生，會造成製造良率之降低。為著避免此種問題，變成需要不會形成寬溝道幅度之溝道之布置，造成其布置受到限制。
另外，在使導電性膜成為固定電位之情況時，需要經由接觸部形成與佈線層連接，溝道102成為需要寬溝道幅度之區域，但是由於上述之理由要形成具有寬溝道幅度之溝道會有困難。另外，在寬溝道幅度之區域，只在溝道內之側壁殘留多晶矽膜104，由於其後之氧化處理，會從多晶矽膜104之側壁發生氧化，會有多晶矽膜104變薄或消失之問題。
另外在元件分離法使用例如配合場氧化膜和元件分離溝之元件分離法等時，具有將多晶矽埋入到溝內之構造(例如，參照專利文獻1)。但是，此種半導體裝置因為組合有場氧化膜，所以不能使用在不適當微細化藉以提高積體度之現在之半導體積體電路。另外，由於帽蓋層之氧化造成之體積膨脹會引起結晶缺陷，具有與上述同樣之問題。另外，為著防止鳥嘴部之擴大，需要形成或除去氮化矽膜，由於步驟之增加會有使成本增加之問題。
另外，在使用溝道分離法之先前技術之半導體裝置，具備有溝道分離構造，其中例如具有：溝道，配置在半導體基板之表面內；導電體，設在該溝道內，具有最上部位於比源極汲極層之最深部深之位置；絕緣膜，配置在導電體之側面和溝道之間；和絕緣物，在導電體之上部埋入溝道(例如，參照專利文獻2)。但是，在此種半導體裝置中，在溝道之側壁部，因為導電體之上端位於高濃度之源極汲極區域下端之下，所以不能充分地抑制高濃度區域間之電位之干擾。另外，在寬溝道幅度之元件分離區域會有導電體變薄或消失之問題。
本發明針對上述之問題，其目的是獲得可以利用溝道型元件分離構造確實進行元件分離，而且可以有效防止鄰接之元件之電位影響到其他節點之半導體裝置，和可以以良好之良率製造該半導體裝置之製造方法。
用來解決上述問題藉以達成目的之本發明之半導體裝置之製造方法係在半導體基板上形成溝道型之元件分離構造者，其特徵在於包含有：第1層形成步驟，用來在基板上形成第1層；溝道形成步驟，對第1層和基板進行蝕刻，用來形成溝道；熱氧化步驟，用來對溝道之內壁進行熱氧化；導電性膜堆積步驟，在包含溝道內部之半導體基板上，堆積膜厚為該溝道之溝道幅度1/2以上的第1導電性膜；導電性膜除去步驟，利用CMP法除去第1層上之第1導電性膜，只在溝道內殘留第1導電性膜；調整步驟，對溝道內之第1導電性膜進行異向性蝕刻，用來調整該導電性膜之高度，使其低於基板之表面高度；絕緣膜堆積步驟，利用CVD法在第1導電性膜上堆積絕緣膜，用來在溝道內埋入第1導電性膜之上部；平坦化步驟，利用CMP法使絕緣膜平坦化；和除去步驟，用來除去第1層。
依照本發明時，不是使用熱氧化而是使用CVD法進行在導電性膜上形成絕緣膜。另外，在本發明中，在包含溝道 內部之基板上，堆積膜厚為最小溝道幅度1/2以上的導電性膜。利用此種方式，不會發生鳥嘴部，不會發生由於熱氧化引起之基板和導電性膜之應力，可以防止由於鳥嘴部造成之活性區域幅度之減小。另外，可以減少由於基板和導電性膜之應力之發生所引起之結晶缺陷之發生和接面洩漏電流之發生。另外，即使在具有寬溝道幅度之溝道，亦可以確保確實沿著溝道之內側壁之導電性膜，可以防止導電性膜由於氧化而造成之薄膜化或消失。其結果是可以確實防止鄰接之元件之電位影響到其他之節點。
另外，依照本發明時，因為絕緣膜之形成使用CVD法之氧化膜之堆積和CMP法之平坦化技術，所以可以使絕緣膜之表面確實地成為平坦狀態，不會產生段差。
依照本發明時，所具有之效果是可以獲得能夠穩定地和確實地進行元件分離，而且可以有效防止鄰接之元件之電位影響到其他之節點之半導體裝置和可以以良好之良率製造該半導體裝置之半導體裝置之製造方法。
下面根據圖式用來詳細地說明本發明之半導體裝置及其製造方法之實施形態。另外，本發明並不只限於以下所述者，在不脫離本發明之主旨之範圍內可以進行適當之變更。
實施形態1
圖1是剖面圖，用來表示本發明之實施形態1之半導體 裝置之概略構造。在該半導體裝置中，具有薄型之溝道型元件分離構造30、30’，在設於為半導體基板之矽基板1內之溝道2內，經由氧化矽膜3配置有為導電性膜之多晶矽膜4。此處之溝道型元件分離30是使配置在溝道2內之多晶矽膜4，成為被配置在涵蓋溝道2內之底面上之全體溝道幅度之全面。另外，溝道型元件分離構造30’是使被配置在溝道2內之多晶矽膜4，只被配置在溝道2內之底面上之側壁側，不配置在溝道2內之底面上之大致中央部附近。
在溝道型元件分離構造30，多晶矽膜4之高度比矽基板1之表面低。另外，在溝道型元件分離構造30’，多晶矽膜4之橫方向之膜厚成為一定，而且多晶矽膜4之高度比矽基板1之表面低。另外，在溝道型元件構造30’，多晶矽膜4之橫方向之膜厚具有至少為溝道2之最小溝道幅度1/2以上之膜厚。另外，在溝道型元件分離構造30,30’，多晶矽膜4之高度，與溝道型元件分離構造之幅度(亦即溝道2之溝道幅度)無關地，在全體之溝道型元件分離構造30,30’成為大致一定。但是由於後面所述之成膜或CMP，蝕刻等之製法上之分散度，通常會有殘留之多晶矽膜4之高度之±10%程度之分散度。
另外，在溝道型元件分離構造30,30’，在多晶矽膜4上形成帽蓋氧化膜11，由利用CVD法形成之氧化矽膜構成。因此，在該溝道型元件分離構造30,30’，在帽蓋氧化膜11不會存在有鳥嘴部。
另外，在元件之活性區域，於矽基板1上經由閘絕緣膜6形成有閘電極7，經由閘電極7之下之通道區域形成源極汲極擴散層8，其構成包含有：低濃度之雜質擴散層，對閘電極自行匹配地形成；和高濃度之雜質擴散層，至更深位置，對閘電極和側壁自行匹配地形成。在此處之充填到溝道內之多晶矽膜4之表面高度成為比基板表面低，而且在溝道之側壁部成為比高濃度之源極汲極擴散層8之下端高。
在上述方式之本實施形態之半導體裝置中，因為帽蓋氧化膜11不是使用熱氧化法而是使用CVD法形成，所以在帽蓋氧化膜11未存在有鳥嘴部。利用此種方式可以防止由於帽蓋氧化膜11之朝向橫方向擴大造成活性區域幅度之減小。其結果是預先設定之半導體裝置之形狀圖案與實際製造之半導體裝置之形狀圖案之變換差成為非常小，可以防止接觸部和活性區域之接觸餘裕之降低和電晶體之驅動能力之降低等之發生，可以達成動作速度之提高和製造良率之提高。因此，在該半導體裝置中，可以實現高品質之半導體裝置。
另外，在本實施形態之半導體裝置中，因為帽蓋氧化膜11之形成不使用氧化處理，所以在半導體基板1和多晶矽膜4不會存在有由於氧化處理引起之半導體基板1和多晶矽膜4之應力。利用此種方式，在本實施形態之半導體裝置，可以防止由於半導體基板1和多晶矽膜4之氧化處理所引起之應力造成結晶缺陷之發生，和由於該應力之發生引起之帶隙變化造成接面洩漏電流之發生。因此，在該半導體裝置可以提高半導體元件之製造良率。亦即，可以實現品質和生產效率優良之半導體裝置。
另外，在本實施形態之半導體裝置中，因為帽蓋氧化膜11是利用CVD法產生之氧化膜而堆積形成，所以在具有寬溝道幅度之溝道，亦可以防止存在於溝道之內側壁之多晶矽膜之薄膜化或消失。利用此種方式，可以確實防止由於溝道內之多晶矽膜之薄膜化或消失所引起之元件分離能力之降低，可以穩定地和有效地進行元件分離，可以實現高品質之半導體裝置。
另外，在溝道型元件分離構造30’，因為多晶矽膜4之橫方向之膜厚，具有至少為溝道2之最小溝道幅度之1/2以上之膜厚，所以即使在具有寬溝道幅度之溝道，亦可以防止存在於溝道之內側壁之多晶矽膜之薄膜化或消失。利用此種方式可以更確實地防止由於溝道內之多晶矽膜之薄膜化或消失所引起之元件分離能力之降低，可以穩定地和有效地進行元件分離，可以實現高品質之半導體裝置。
另外，在本實施形態之半導體裝置中，因為多晶矽膜4之表面高度，比在溝道之側壁部之源極汲極擴散層8之下端高，所以在鄰接之高濃度之源極汲極擴散層之電位成為不同之情況時，可以有效地抑制來自一方之擴散層之電場之影響使另外一方之擴散層和電位被變動。另外，在本實施形態中高濃度是指雜質擴散層具有作為源極汲極功能之濃度，例如在NMOS為砷，磷，PMOS為硼，其濃度在1×102 0 /cm3 以上者，低濃度是指比其低一位數之程度之濃度。
下面使用圖面用來說明上述方式之本實施形態之半導體裝置之製造方法。
首先，如圖2所示，對矽基板1上面進行熱氧化，形成氧化矽膜9成為例如5nm~30nm程度之膜厚。其次，如圖2所示，在該氧化矽膜9上形成氮化矽膜10成為例如50~200nm程度之膜厚。然後，使用照相製版技術和乾式蝕刻技術，如圖3所示，圖案製作使形成溝道之部份成為開口之光抗蝕劑21。然後，使用該光抗蝕劑21作為遮罩，進行氮化矽膜10，氧化矽膜9和矽基板1之異向性蝕刻，用來形成溝道2，然後除去光抗蝕劑21。圖4表示光抗蝕劑21之除去後之狀態。此處之溝道2之深度是例如離開基板表面150nm~500nm程度之深度。
在溝道2之形成後，進行該溝道2之內壁表面之熱氧化，用來除去該溝道2之內壁，亦即內側面和底面之損壞部份，同時如圖5所示，在溝道2之內壁形成作為保護膜之內壁氧化膜之氧化矽膜3。此種氧化矽膜3以例如5nm~30nm程度之厚度形成。
然後，如圖6所示，在溝道2之內壁上和氮化矽膜10上，利用例如CVD法，以溝道2之最小溝道幅度之1/2以上之膜厚，堆積摻雜有磷之多晶矽膜4。在此處當多晶矽膜4之膜厚為溝道2之最小溝道幅度之1/2以上之情況時，如圖6所示，在溝道之溝道幅度較小之元件分離構造30之區域，被完全充填多晶矽膜4。另外一方面，在溝道之溝道幅度比多晶矽之膜厚之2倍大之元件分離構造30，之區域，如圖6所示，在溝道之底部和側壁部堆積多晶矽膜4。在此處之本實施形態中，以比溝道2之深度，氮化矽膜10之膜厚和氧化矽膜9之膜厚之合計薄之膜厚，堆積多晶矽膜4。在此種情況，在溝道2之大致中央部未被充填多晶矽膜4，成為形成空隙之狀態。
例如，當溝道2最小溝道幅度為200nm之情況時，以120nm~200nm程度之膜厚，堆積摻雜有磷之多晶矽膜。另外，例如在堆積之多晶矽膜4之膜厚為150nm之情況時，在溝道幅度為300nm以下之溝道2之溝區域中，完全充填多晶矽膜4。另外一方面，例如在多晶矽膜4之膜厚為150nm之情況時，在溝道幅度為300nm以上之溝道2，在溝道部之底部和側壁被堆積多晶矽膜4。另外，在此種情況，在溝道2之大致中央部未被充填多晶矽膜4，成為形成空隙之狀態。
在堆積多晶矽膜4之後，使用CMP法對多晶膜4之表面進行研磨，如圖7所示，除去氮化矽膜10上之多晶矽膜4。
其次，利用異向性蝕刻進行深蝕刻，如圖8所示，調整多晶矽膜4之表面高度成為比矽基板1之表面高度低。在本實施形態中，以比溝道2之深度，氮化矽膜10之膜厚和氧化矽膜9之膜厚之合計薄之膜厚，堆積多晶矽膜4。利用此種方式，在本實施形態中，如圖8所示，在溝道之溝道幅度為比多晶矽膜之膜厚之2倍大之元件分離構造30’之區域，在溝道2之大致中央部未充填多晶矽膜4，而使溝道底面之氧化矽膜3成為露出之狀態。然後，利用CVD(Chemical Vapor Deposition)法，如圖9所示，以堆入溝道2之方式堆積氧化矽膜5。該CVD法可以使用高密度電漿(High－Density Plasma)CVD(Chemical Vapor Deposition)法(以下稱為HDP CVD法)。
另外，在堆積氧化矽膜5之後，以氮化矽膜10作為阻擋膜，利用CMP法對氧化矽膜5之全面進行研磨，如圖10所示，進行氧化矽膜5之平坦化，和除去形成在氮化矽膜10上之氧化矽膜5，藉以形成帽蓋氧化膜11。這時，在溝道2之溝道幅度比多晶矽膜4之2倍寬之元件分離構造30’之區域，在利用存在於溝道2之內側壁之多晶矽膜4所形成溝道2’，亦被充填帽蓋氧化膜11。亦即，氧化矽膜5和氧化矽膜3成為以溝道2底面之大致中央部進行接合。
其次，為著調節溝道型元件分離構造30,30’之高度，使用例如氟酸，除去溝道2內之帽蓋氧化膜11(氧化矽膜5)之表面之一部份，如圖11所示，用來調整帽蓋氧化膜11(氧化矽膜5)之表面之高度。然後，使用例如熱磷酸除去氮化矽膜10。然後，使用例如氟酸除去氧化矽膜9，藉以完成如圖12所示之溝道型元件分離構造30,30’。
然後，在溝道型元件分離構造30,30’之完成後，依照先前技術習知之MOSFET(Metal Oxide Semiconductor Field Effect Transistor)之形成步驟，利用離子植入法形成井區域，通道截斷區域，和控制臨限值電壓用之通道雜質層。然後，在矽基板1上形成閘絕緣膜6，在該閘絕緣膜6上，堆積閘電極材料，例如多晶矽或鎢矽化物等，利用圖案製作用來形成閘電極7。另外，使用離子植入法，經由調整植入量或植入能量，使低濃度之雜質擴散層對閘電極7自行匹配地形成，和在閘電極7之側壁，於形成側壁15之後，使高濃度之雜質擴散層形成到比低濃度雜質擴散層更深之位置，用來形成源極汲極擴散層8。在此處之本實施形態中，調整源極汲極區域之下端，成為比在溝道之側壁部，充填在溝道內之多晶矽膜4之表面高度低。利用此種方式，可以製造圖1所示之半導體裝置。
另外，在上述之本實施形態之半導體裝置之製造方法中，對多晶矽膜4上之帽蓋氧化膜11(氧化矽膜5)之形成不是使用熱氧化，而是使用CVD法。依照此種方式，如同先前技術之使用氧化處理之形成帽蓋氧化膜之情況，在橫方向，亦即在朝向矽基板1之面內方向之大致平行方向，不會產生帽蓋氧化膜，可以防止由帽蓋氧化膜之朝向橫方向之氧化造成活性區域幅度之減小。其結果是可以使預定之半導體裝置之形狀圖案和實際製造成之半導體裝置之形狀圖案之變換差，變成非常小，可以防止接觸部和活性區域之接觸餘裕變小，和防止電晶體之驅動能力之降低，可以提高動作速度和提高製造良率。因此，可以製造品質和生產效率優良之半導體裝置。
另外，在本實施形態之半導體裝置之製造方法中，因為帽蓋氧化膜11之形成不使用氧化處理，所以不會引起半導體基板1和多晶矽膜4之體積變化而產生應力，不會發生由於氧引起之半導體基板1和多晶矽膜4之應力。利用此種方式，在本實施形態之半導體裝置之製造方法中，可以防止由於半導體基板1和多晶矽膜4發生應力而引起之結晶缺陷之發生，和可以防止由於該應力之發生而引起之帶隙之變化造成接面洩漏電流之發生。因此在此種半導體裝置之製造方法中，可以抑制結晶缺陷之發生，可以減少接面洩漏電流之發生，可以提高半導體元件之製造良率。亦即，可以製造品質和生產效率優良之半導體裝置。
而且，在本實施形態之半導體裝置中，在帽蓋氧化膜11形成時，由於使用由CVD法中氧化膜所產生的堆積，因而於廣幅溝道之中，可防止在通道內側壁所存在的多晶矽膜的薄膜化及消失。藉此，可確實防止由於溝道內的多晶矽膜的薄膜化及消失而產生的元件分離能力的降低，因而能進行安定且有效果的元件分離。因此，可製造高品質之半導體裝置。
而且，在本實施形態之半導體裝置之製造方法中，在帽蓋氧化膜11之形成時，因為使用CVD法產生的氧化膜之堆積，如CMP法之平坦化技術，所以帽蓋氧化膜11之表面成為確實之平坦狀態，不會產生段差。利用此種方式，在後來步驟之閘電極之形成時，可以確實防止由於帽蓋氧化膜11之表面形狀而引起之蝕刻殘留等之發生，可以有效地防止閘電極之短路。因此，不會受到用以防止閘電極之短路用之溝道2之布置之限制，可以實現溝道2之布置之自由度較大之半導體裝置。
另外，在本實施形態之半導體裝置之製造方法中，多晶矽膜4之除去使用CMP法和異向性蝕刻之組合。利用此種方式，當與先前技術之方法比較時，可以減小由於異向性蝕刻造成之除去量，可以減少由於溝道2之底部之蝕刻所造成之損壞，可以製造高可靠度之半導體裝置。
另外，在本實施形態之半導體裝置之製造方法中，即使在溝道型元件分離構造30’，因為多晶矽膜4之橫方向之膜厚至少為溝道2之最小溝道幅度之1/2以上之膜厚，所以即使在寬溝道幅度之溝道，亦可以防止存在於溝道之內側壁之多晶矽膜之薄膜化或消失。利用此種方式，可以更確實地防止由於溝道內之多晶矽膜之薄膜化或消失所引起之元件分離能力之降低，可以穩定地和有效地進行元件分離，可以製造高品質之半導體裝置。
另外，在本實施形態之半導體裝置之製造方法中，因為高濃度之源極汲極擴散層8之下端形成比在溝道之側壁部被充填在溝道內之多晶矽膜4之表面高度低，所以在鄰接之高濃度之源極汲極擴散層之電位成為不同之情況時，可以有效地抑制來自一方之擴散層之電場之影響，由多晶矽膜使另外一方之擴散層和電位產生變動。
另外，在上述之說明中所舉之實例是充填在溝道2之導電性膜使用摻雜有磷之多晶矽膜，但是本發明之導電性膜並不只限於該膜，亦可以使用摻雜有硼、砷、或銻之多晶矽膜(添加有摻雜劑之非單結晶矽膜)、鎢、或鈦等之金屬膜，氮化鈦或氮化鎢等之金屬氮化膜之導電性膜等，在此種情況亦可以獲得與上述同樣之效果。
實施形態2
圖13是剖面圖，用來表示本發明之實施形態2之半導體裝置之概略構造。在該半導體裝置中，在被設於半導體基板之矽基板1內之溝道2內，具有薄型之溝道型元件分離構造40，經由氧化矽膜3配置有成為導電性膜之多晶矽膜4。在此處之溝道型元件分離構造40，使多晶矽膜4被配置在全面，涵蓋溝道2內之底面上之全體溝道幅度。
在溝道型元件分離構造40，多晶矽膜4之高度，成為比矽基板1之表面低。另外，溝道型元件分離構造40之多晶矽膜4之高度，與溝道型元件分離構造之幅度(亦即溝道2之溝道幅度)無關地，在全體之溝道型元件分離構造40成為大致一定。但是由於後面所述之成膜或CMP，蝕刻等之製法上之分散度，所以通常會有殘留之多晶矽膜4之高度之±10%程度之分散度之情況。
然後，在溝道型元件分離構造40之多晶矽膜4上形成帽蓋氧化膜11，由利用CVD法形成之氧化矽膜構成。因此，在該溝道型分離構造40，在帽蓋氧化膜11不會存在有鳥嘴部。
另外，在元件之活性區域經由閘絕緣膜6形成閘電極7， 經由閘電極7之下之通道區域形成源極汲極擴散層8，由對閘電極自行匹配形成之低濃度之雜質擴散層，和到達比其深之位置之對閘電極和側壁自行匹配形成之高濃度之雜質擴散層構成。此處之被充填在溝道內之多晶矽膜4之表面高度，成為比基板表面低，而且在溝道之側壁部成為比高濃度之源極汲極擴散層8之下端高。另外，在圖13和其以下所示之圖面中，對於與上述實施形態1所說明之圖1之半導體裝置相同之構件，為了方便理解，利用附加相同之符號，省略詳細說明。
在上述方式之本實施形態之半導體裝置中，因為帽蓋氧化膜11不是使用熱氧化而是使用CVD法形成，所以在帽蓋氧化膜11不會有鳥嘴部存在。利用此種方式，可以防止由於帽蓋氧化膜之朝向橫方向之擴大造成活性區域幅度之減小。其結果是可以使預先設定之半導體裝置之形狀圖案和實際製造之半導體裝置之形狀圖案之變換差成為非常小，可以防止接觸部和活性區域之接觸餘裕之降低，和可以防止電晶體之驅動能力之降低等之發生，可以達成動作速度之提高和製造良率之提高。因此，在該半導體裝置中，可以實現高品質之半導體裝置。
另外，在本實施形態之半導體裝置中，因為帽蓋氧化膜11之形成不使用氧化處理，所以在半導體基板1和多晶矽膜4，不會由於氧化處理而存在有半導體基板1和多晶矽膜4之應力。藉此，在本實施形態之半導體裝置，可以防止由於半導體基板1和多晶矽膜4之氧化處理所引起應力造成結晶缺陷之發生，或由於該應力之發生引起之帶隙之變化造成之接面洩漏電流之發生。因此，在該半導體裝置中，可以提高半導體元件之製造良率。亦即，可以實現品質和生產效率優良之半導體裝置。
另外，在本實施形態之半導體裝置，因為帽蓋氧化膜11之形成是利用CVD法之氧化膜之堆積，所以即使在具有寬溝道幅度之溝道，亦可以防止存在於溝道之內側壁之多晶矽膜之薄膜化或消失。藉此，可以確實防止溝道內之多晶矽膜之薄膜化或消失所引起之元件分離能力之降低，可以穩定地和有效地進行元件分離，藉以實現高品質之半導體裝置。
另外，在本實施形態之半導體裝置中，在溝道型元件分離構造40，被配置在溝道2內之多晶矽膜4，成為設在涵蓋溝道2內之底面上之全體溝道幅度之全面。利用此種方式，可以完全防止存在於溝道之內側壁之多晶矽膜之薄膜化或消失。
另外，在本實施形態之半導體裝置中，因為多晶矽膜4之表面之高度，比在溝道之側壁部之源極汲極擴散層8之下端高，所以即使在鄰接之高濃度之源極汲極擴散層之電位成為不同之情況，亦可以有效地抑制來自一方之擴散層之電場之影響使另外一方之擴散層和電產生變動。
下面使用圖面用來說明上述方式之本實施形態之半導體裝置之製造方法。
首先，如圖14所示，使矽基板1之上面熱氧化，以例如5nm~30nm之膜厚形成氧化矽膜9。其次，如圖14所示，以例如50nm~200nm程度之膜厚，在該氧化矽膜9上形成氮化矽膜10。然後，使用照相製版技術和乾式蝕刻技術，如圖15所示，圖案製作使構成溝道之部份成為開口之光抗蝕劑21。然後，使用該光抗蝕劑21作為遮罩，進行氮化矽膜10，氧化矽膜9和矽基板1之異向性蝕刻，用來形成溝道2，然後除去光抗蝕劑21。圖16表示光抗蝕劑21除去後之狀態。在此處溝道2之深度成為例如離開基板表面150nm~500nm程度之深度。
在溝道2之形成後，進行該溝道2之內壁表面之熱氧化，用來除去該溝道2之內壁，亦即內側面和底面之損壞部份，和如圖17所示，在溝道2之內壁形成作為保護膜之內壁氧化膜之氧化矽膜3。此種矽氧化膜3以例如5nm~30nm程度之厚度形成。
然後，例如利用CVD法，將摻雜有磷之多晶矽膜4堆積在溝道2之內壁上和氮化矽膜10上。在此處之本實施形態中，以比溝道2之深度，氮化矽膜10之膜厚和氧化矽膜9之合計膜厚之膜厚，堆積多晶矽膜4。利用此種方式，在本實施形態中，如圖18所示，對於具有各種溝道幅度之全部之溝道2，成為利用多晶矽膜4充填。因此，在本實施形態中，不會如同上述之實施形態1之情況，在溝道2之大致中央部未被充填多晶矽膜4，成為形成空隙之狀態，多晶矽膜4被配置在涵蓋溝道2內之底面上之全體溝道幅度之全面。
在堆積多晶矽膜4之後，使用CMP法，研磨多晶矽膜4之表面，如圖19所示，除去氮化矽膜10上之多晶矽膜4。
其次，利用異向性蝕刻進行蝕刻，如圖20所示，調整多晶矽膜4之表面高度，使其成為比矽基板1之表面高度低。然後，利用CVD法，如圖21所示，以埋入溝道2之方式堆積氧化矽膜5。該CVD法可以使用例如HDP CVD法。
然後，在堆積氧化矽膜5之後，以氮化矽膜10作為阻擋膜，利用CMP法對氧化矽膜5之全面進行研磨，如圖22所示進行氧化矽膜5之平坦化，同時除去形成在氮化矽膜10上之氧化矽膜5，用來形成帽蓋氧化膜11。
其次，為著調節溝道型元件分離構造40之高度，例如使用氟酸除去溝道2內之帽蓋氧化膜11(氧化矽膜5)之表面之一部份，如圖23所示，用來調整帽蓋氧化膜11(氧化矽膜5)之表面高度。然後，使用例如熱磷酸除去氮化矽膜10。然後，使用例如氟酸除去氧化矽膜9，用來完成圖24所示之溝道型元件分離構造40。
然後，在完成溝道型元件分離構造40之後，依照先前技術習知之MOSFET之形成步驟，以離子植入法形成井區域，通道截斷區域，和用以控制臨限電壓之通道雜質層。然後，在矽基板1上形成絕緣膜6，在該閘絕緣膜6上堆積閘電極材料，例如多晶矽或鎢矽化物等，利用圖案成形(patterning)形成閘電極7。然後，使用離子植入法，調整植入量和植入能量，用來對閘電極7自行匹配地形成低濃度之雜質擴散層，然後在閘電極7之側壁形成側壁15之後，使高濃度之雜質擴散層形成至比低濃度雜質擴散層深之位置，用來形成源極汲極擴散層8。在此處之本實施形態中，源極汲極區域之下端被調整成為在溝道之側壁部，比被充填在溝道內之多晶矽膜4之表面高度低。利用此種方式，可以製造如圖13所示之半導體裝置。
在上述之本實施形態之半導體裝置之製造方法中，與實施形態1之情況同樣地，在多晶矽膜4上形成帽蓋氧化膜11(氧化矽膜5)不是使用熱氧化等，而是使用CVD法。利用此種方式，不會發生如同先前技術之使用氧化處理藉以形成帽蓋氧化膜之情況時在橫方向(亦即矽基板1之面內方向之大致平行方向)之帽蓋氧化膜，可以防止帽蓋氧化膜之橫方向之氧化造成活性區域幅度之減小。其結果是可以使預先設定之半導體裝置之形狀圖案和實際製成之半導體裝置之形狀圖案之變換差成為非常小，可以防止接觸部和活性區域之接觸餘裕之降低和電晶體之驅動能力之降低，可以達成動作速度之提高和製造良率之提高。因此，可以製造品質和效率均優良之半導體裝置。
另外，在本實施形態之半導體裝置之製造方法中，因為帽蓋氧化膜11之形成不使用氧化處理，所以不會引起半導體基板1和多晶矽膜4之體積變化，不會發生應力，不會因為氧化而發生半導體基板1和多晶矽膜4之應力。利用此種方式，在本實施形態之半導體裝置之製造方法中，可以防止由於半導體基板1和多晶矽膜4之應力之發生而引起結晶缺陷之發生，或由於該應力之發生而引起之帶隙之變化造成接面洩漏電流之發生。因此，在該半導體裝置之製造方法中，可以抑制結晶缺陷之發生和減少接合洩漏電流之發生，可以提高半導體元件之製造良率。亦即，可以製造品質和生產效率均優良之半導體裝置。
另外，在本實施形態之半導體裝置之製造方法中，因為帽蓋氧化膜11之形成是使用CVD法之氧化膜之堆積，所以可以防止在具有寬溝道幅度之溝道存在於溝道之內側壁之多晶矽膜之薄膜化或消失。利用此種方式可以確實地防止由於溝道內之多晶矽膜之薄膜化或消失所引起之元件分離能力之降低，可以穩定地和有效地進行元件分離。因此，可以製造高品質之半導體裝置。
另外，在本實施形態之半導體裝置之製造方法中，因為帽蓋氧化膜11之形成是使用CVD法之氧化膜之堆積和CMP法之平坦化技術，所以可以使帽蓋氧化膜11之表面確實成為平坦狀態，不會產生段差。利用此種方式，可確實防止在後來步驟之閘電極之形成時由於帽蓋氧化膜11之表面形狀而引起之蝕刻殘留等之發生，可以有效地防止閘電極之短路。因此，不需要用以防止閘電極之短路之溝道2之布置之限制，可以實現溝道2之布置之自由度變大之半導體裝置。
另外，在本實施形態之半導體裝置之製造方法中，在多晶矽膜4之除去時，使用與實施形態1之情況同樣之CMP法和異向性蝕刻之組合。利用此種方式，當與先前技術之方法比較時，可以減小由於異向性蝕刻的除去之量，可以減少由於溝道2之底部之蝕刻造成之損壞，可以製造高可靠度之半導體裝置。
另外，在本實施形態之半導體裝置之製造方法中，在溝道型元件分離構造40之形成時，在涵蓋溝道2內之底面上之全體溝道幅度之全面，配置多晶矽膜4。利用此種方式，可以完全防止存在於溝道之內側壁之多晶矽膜之薄膜化或消失。
另外，在本實施形態之半導體裝置之製造方法中，因為高濃度之源極汲極擴散層8之下端，形成比在溝道之側壁部充填在溝道內之多晶矽膜4之表面高度低，所以在鄰接之高濃度之源極汲極擴散層之電位成為不同之情況時，來自一方之擴散層所產生電場之影響利用多晶矽膜及於另一方之擴散層而有效抑制電場改變。
實施形態3
圖25是剖面圖，用來表示本發明之實施形態3之半導體裝置之概略構造。在該半導體裝置中具有薄型之溝道元件分離構造40，在被設於半導體基板之矽基板1內之溝道2內，經由氧化矽膜3配置有導電性膜之多晶矽膜4。此處之溝道型元件分離構造40在涵蓋溝道2內之底面上之全體溝道幅度之全面，配置多晶矽膜4。
在溝道型元件分離構造40，多晶矽膜4之高度，比矽基板1之表面低。另外，溝道型元件分離構造40之多晶矽膜4之高度，與溝道型元件分離構造之幅度(亦即溝道2之溝道幅度)無關，在全體之溝道型元件分離構造40成為 大致一定。但是由於後面所述之成膜或CMP，蝕刻等之製法上之分散度，通常會有殘留多晶矽膜4之高度之±10%程度之分散度。
另外，在溝道型元件分離構造40之多晶矽膜4上，形成帽蓋氧化膜11，由利用CVD法形成之氧化矽膜構成。因此，在該溝道型元件分離構造40，在帽蓋氧化膜11不會有鳥嘴部存在。
另外，在元件之活性區域，在矽基板1上透過閘絕緣膜6形成閘電極7，透過閘電極7之下之通道區域形成源極汲極層8。另外，在溝道型分離構造40上，閘電極7上和源極汲極擴散層8上，形成層間絕緣膜12，經由形成在該層間絕緣膜12中之接觸孔13，使該等與佈線層14連接，另外，在圖25和其以下所示之圖面中，對於與上述實施形態1所說明之圖13之半導體裝置相同之構件，為著方便理解利用附加相同之符號，省略詳細說明。
在上述方式之本實施形態之半導體裝置中，具有與上述實施形態2之半導體裝置同樣之效果。另外，在該半導體裝置中，因為多晶矽膜4配置在涵蓋溝道2內之底面上之全溝道幅度之全面，所以具有佈線層14和多晶矽膜4之連接容易進行之優點。利用此種方式，可以使導電性膜之多晶矽膜4之電位被確實地固定。例如為著改良微細之N通道MOS之分離特性，施加電壓最好是施加從OV起之負方向之電位，但是因為在基板和導電性膜間包夾有溝道2內之氧化矽膜3，所以會有洩漏之問題，因此較好是至－Ⅳ程度，更好是絕對值與電源電壓(1.0V或1.2V)同等，不需要升壓。
另外，因為導電膜之多晶矽膜4之表面高度，與溝道型元件分離構造之幅度(亦即溝道2之溝道幅度)無關，在全體之溝道型元件分離構造40成為一定，所以對導電膜之連接孔(接觸孔13)亦可以形成在分離幅度區域。另外，所具有之效果是在連接分離區域之源極汲極擴散層8寄生產生之電容，與溝道型元件分離構造之幅度無關地，可以減小動作速度之分散度。
下面使用圖面用來說明上述方式之本實施形態之半導體裝置之製造方法。
首先，如圖26所示，使矽基板1之上面進行熱氧化，例如以5nm~30nm程度之膜厚形成氧化矽膜9。其次，如圖26所示，在該氧化矽膜9上，以例如50nm~200nm程度之膜厚形成氮化矽膜10。然後，使用照相製版技術和乾蝕刻技術，如圖27所示，圖案製作使構成溝道之部份成為開口之光抗蝕劑21。然後，使用該光抗蝕劑21作為遮罩，對氮化矽膜10，氧化矽膜9和矽基板1進行異向性蝕刻，用來形成溝道2，除去光抗蝕劑21。圖28表示光抗蝕劑21之除去後之狀態。在此處之溝道2之深度例如成為離開基板表面150nm~500nm程度之深度。
在溝道2之形成後，進行該溝道2之內壁表面之熱氧化，用來除去該溝道2之內壁，亦即內側面和底面之損壞部份，同時如圖29所示，在溝2之內壁形成作為保護膜之內壁氧化膜之氧化矽膜3。此種方式之氧化矽膜3形成例如5nm~30nm程度之厚度。
然後，例如利用CVD法，在溝道2之內壁上和氮化矽膜10上堆積摻雜有磷之多晶矽膜4。在此處之本實施形態中，以比溝道2之深度，氮化矽膜10之膜厚和氧化矽膜9之膜厚之合計厚之膜厚，堆積多晶矽膜4。利用此種方式，在本實施形態中，如圖30所示，具有各種溝道幅度之全部之溝道2，被多晶矽膜4充填。
在堆積多晶矽膜4之後，使用CMP法研磨多晶矽膜4之表面，如圖31所示，除去氮化矽膜10上之多晶矽膜4。
其次，利用異向性蝕刻進行深蝕刻，如圖32所示，調整多晶矽膜4之表面高度，使其比矽基板1之表面高度低。然後，利用CVD法，如圖33所示，以埋入溝道2之方式堆積氧化矽膜5。該CVD法可以使用例如HDP CVD法。
然後，在堆積氧化矽膜5之後，以氮化矽膜10作為阻擋膜，利用CMP法研磨氧化矽膜5之全面，如圖34所示，進行氧化矽膜5之平坦化，同時除去形成在氮化矽膜10上之氧化矽膜5，用來形成帽蓋氧化膜11。
其次，為著調節溝道型元件分離構造40之高度，例如使用氟酸除去溝道2內之帽蓋氧化膜11(氧化矽膜5)之表面之一部份，如圖35所示，用來調整帽蓋氧化膜11(氧化矽膜5)之表面高度。然後，例如使用熱磷酸除去氮化矽膜10。然後，例如使用氟酸除去氧化矽膜9，如圖36所示，完成溝道型元件分離構造40。
然後，在溝道型元件分離構造40之完成後，依照先前技術習知之MOSFET之形成步驟，利用離子植入法形成井區域，通道截斷區域，和用以控制臨限電壓之通道雜質層。然後，在矽基板1上形成閘絕緣膜6，在該閘絕緣膜6上堆積閘電極材料，例如多晶矽或鎢矽化物等，經由進行圖案製作用來完成閘電極7。然後，利用離子植入法形成源極汲極擴散層8，如圖37所示，形成側壁15。
其次，在矽基板1上形成由氧化矽膜，或氧化矽膜和氮化矽膜之積層膜所構成之層間絕緣膜12，如圖38所示，形成接觸孔13使其達到閘電極7，源極汲極擴散層8，和充填在溝道型元件分離構造40內之多晶矽膜4。然後，在接觸孔13內充填插塞材料例如鎢，利用德馬信法形成佈線層14，可以用來製造圖25所示之半導體裝置。
在上述之本實施形態之半導體裝置之製造方法中，具有與實施形態2之半導裝置之製造方法同樣之效果。另外，在該半導體裝置中，因為多晶矽膜4被配置在涵蓋溝道2內之底面上之全體幅度之全面，所以具有佈線層14和多晶矽膜4之連接可以容易進行之優點。利用此種方式，導電性膜之電位固定可以容易進行。另外，使導電膜之多晶矽膜4之表面高度，與溝道型元件分離構造之幅度(亦即溝道2之溝道幅度)無關，在全體之溝道型元件分離構造40成為一定，所以在分離幅度區域亦可以形成對導電膜之連接孔(接觸孔13)。
另外，在上述之實例中，所說明之情況是將導電性膜設在溝道之底面上之全體區域，但是即使在實施形態1所說之導電性膜未設在溝道之底面上之全體區域之情況，亦可以獲得大致同樣之效果。
實施形態4
圖39是剖面圖，用來表示本發明之實施形態4之半導體裝置之概略構造。在該半導體裝置中，具有薄型之溝道型元件分離構造50，在被設於半導體基板之矽基板1內之溝道2內，經由氧化矽膜3配置有導電性膜之多晶矽膜4。此處之溝道型元件分離構造50將多晶矽膜4配在涵蓋溝道2內之底面上之全體溝道幅度之全面。
另外，在溝道型元件分離構造50，在多晶矽膜4上，形成帽蓋氧化膜11，由利用CVD法形成之氧化矽膜構成。因此，在該溝道型元件分離構造50，在帽蓋氧化膜11不會有鳥嘴部存在。
另外，在元件之活性區域，在矽基板1上經由閘絕緣膜6形成閘電極7，經由閘電極7之下之通道區域形成源極汲極擴散層8，其構成包含有：對閘電極自行匹配所形成之低濃度之雜質擴散層；和至比其更深位置之對閘電極和側壁自行匹配所形成之高濃度之雜質擴散層。
另外，在圖39中，對於與上述實施形態1所說明圖1之半導體裝置相同之構件，為著方便理解，附加相同之符號，而省略詳細說明。
在此處之溝道型元件分離構造50中，被充填在溝道2內之多晶矽膜4對溝道2之側壁形成凹狀，沿著溝道2之側壁部存在之該多晶矽膜4之表面高度，變成比矽基板1之表面低，而且比源極汲極層8之下端高。另外，溝道型元件分離構造50之多晶矽膜4之平坦部份之高度，與溝道型元件分離構造50之幅度(亦即溝道2之溝道幅度)無關，在全體之溝道型元件分離構造50成為大致一定。但是，由於成膜或CMP，蝕刻等之製法上之分散度，通常會有殘留之多晶矽膜4之高度±10%之分散度之情況。
上述方式之本實施形態之半導體裝置，基本上可以依照實施形態2所說明之半導體裝置之製造方法進行製作。但是，在利用異向性蝕刻進行多晶矽膜4之深蝕刻，如圖20所示地使多晶矽膜4之表面高度比矽基板1之表面高度低之調整步驟中，進行蝕刻之異向性稍弱，等向性變強之蝕刻。具體上，其實現可以例如使用添加有氟之蝕刻氣體，進行多晶矽膜4之蝕刻。利用此種方式可以製作圖39所示之本實施形態之半導體裝置。
在上述方式之本實施形態之半導體裝置中，在溝道2內之導電性膜之多晶矽膜4之平坦部之上部，當與沿著溝道2之側壁部存在之多晶矽膜4之上部進行比較時，存在有膜厚較厚之帽蓋氧化膜11。利用此種方式，在本實施形態之半導體裝置，除了上述實施形態2所說明之效果外，當與實施形態2之溝道2內之多晶矽膜4之高度成為一定之情況比較時，在佈線層形成於溝道型元件分離構造50上之情況，可以減小寄生電容。其結果是可以進行更高速之動作。因此，依照本實施形態之半導體裝置時，可以達成動作速度之更進一步提高，可以實現高品質之半導體裝置。
另外，在上述方式之本實施形態之半導裝置之製造方法中，在溝道2內之多晶矽膜4之平坦部之上部，當與沿著溝道2之側壁存在之多晶矽膜4進行比較時，形成膜厚較厚之帽蓋氧化膜11。利用此種方式，在本實施形態之半導體裝置之製造方法中，除了上述之實施形態2所說明之效果外，當與實施形態2之溝道2內之多晶矽膜4之高度成為一定之情況進行比較，將佈線層形成於溝道型元件分離構造50上之情況，可以減小寄生電容。其結果是可以製作能夠進行更高速動作之半導體裝置。因此，依照本實施形態之半導體裝置時，可以達成動作速度之更進一步提高，可以製作高品質之半導體裝置。
實施形態5
圖40是剖面圖，用來表示本發明之實施形態5之半導體裝置之概略構造。在該半導體裝置中，在半導體基板形成被導入有p型之雜質p井區域16和被導入有n型之雜質之n井區域17。在設於p井區域16和n井區域17內之溝道2內，具有薄型之溝道型元件分離構造60，經由氧化矽膜3配置有導電性膜之多晶矽膜4。此處之溝道型元件分離構造60將多晶矽膜4配置在涵蓋溝道2內之底面 上之全體溝道幅度之全面。
另外，在溝道型元件分離構造60之多晶矽膜4上，形成有帽蓋氧化膜11，由利用CVD法形成之氧化矽膜構成。因此，在該溝道型元件分離構造60，在帽蓋氧化膜11不會存在有鳥嘴部。
另外，在元件活性區域，在矽基板1上經由閘絕緣膜6形成有閘電極7，經由閘電極7之下之通道區域形成有源極汲極擴散層8，其構成包含有對閘電極自行匹配形成之低濃度之雜質擴散層，和至比其深之位置之對閘電極和側壁自行匹配形成之高濃度之雜質擴散層。利用上述之構造，在p井區域16形成NMOS電晶體，在n井區域17形成PMOS電晶體。
另外，在圖40和以下所示之圖面中，對於與上述實施形態1所說明之圖1之半導體裝置相同之構件，為著方便理解藉由附加相同之符號，省略詳細說明。
在此處之溝道型元件分離構造60中，充填在溝道2內之多晶矽膜4之表面高度，成為比矽基板1之表面低，而且在溝道2之側壁部成為比高濃度之源極汲極擴散層8之下端高。另外，溝道型元件分離構造60之多晶矽膜4之高度(多晶矽膜4之橫方向之膜厚)，與溝道型元件分離構造60之幅度(亦即溝道2之溝道幅度)無關地，在全體之溝道型元件分離構造60成為大致一定。但是，由於如後面所述之成膜或CMP，蝕刻等之製法上之分散度，通常會有殘留之多晶矽膜4之高度之±10%程度之分散度之情況。另外，形成在p井區域16之溝道2內之多晶矽膜4，係為p型之導電性膜之p型多晶矽膜4’，形成在n井區域17之溝道2內之多晶矽膜，係為n型之導電性膜之n型多晶矽膜4”。
在上述方式之本實施形態中之半導體裝置中，p井區域16之溝道2內之多晶矽係摻雜成為p型之p型多晶矽膜4’，n井區域17之多晶矽係摻雜成為n型之n型多晶矽膜4”。利用此種方式，在本實施形態之半導體裝置中，除了上述之實施形態2所說明之效果外，半導體基板1內之溝道2之底部和側壁部變得不容易反轉，可以達成元件分離能力之提高。因此，依照本實施形態之半導體裝置時，可以實現元件分離能力更優良之高品質之半導體裝置。
下面使用圖面用來說明上述方式之本實施形態之半導體裝置之製造方法。
首先，如圖41所示，使矽基板1之上面熱氧化，以例如5nm~30nm程度之膜厚形成氧化矽膜9。其次，如圖41所示，在該氧化矽膜9上，以例如50nm~200nm程度之膜厚形成氮化矽膜10。然後，使用照相製版技術和乾式蝕刻技術，如圖42所示，圖案製作使構成溝道之部份成為開口之光抗蝕劑21。然後，使用該光抗蝕劑21作為遮罩，進行氮化膜10，氧化矽膜9及矽基板1之異向性蝕刻，用來形成溝道2，然後除去光抗蝕劑21。圖43表示光抗蝕劑21之除去後之狀態。在此處之溝道2之深度例如成為離開基板表面150nm~500nm程度之深度。
在溝道2之形成後，經由進行該溝道2之內壁表面之熱氧化，用來除去該溝道2之內壁(亦即內側面和底面)之損壞部份，和如圖44所示，在溝道2之內壁形成作為保護膜之內壁氧化膜之氧化矽膜3。此種氧化矽膜3以例如5nm~30nm程度之厚度形成。
然後，如圖45所示，在溝道2之內壁上和氮化矽膜10上，例如利用CVD法，以比溝道2之深度，氮化矽膜10之膜厚和氧化矽膜9之膜厚之合計厚之膜厚，進行堆積無摻雜雜質之多晶矽膜。在此處之溝道2之全體之溝道幅度，完全被充填多晶矽膜。
在堆積多晶矽膜4之後，使用CMP法研磨多晶矽膜4之表面，如圖46所示，除去氮化矽膜10上之多晶矽膜4。
其次，利用異向性蝕刻進行深蝕刻，如圖47所示，調整多晶矽膜4之表面高度使其成為比矽基板1之表面高度低。然後，利用CVD(Chemical Vapor Deposition)法，如圖48所示，以埋入溝道2之方式堆積氧化矽膜5。該CVD法可以使用例如高密度電漿(High Density Plasma)CVD(Chemical Vapor Deposition)法(以下稱為HDP CVD法)。
然後，在堆積氧化矽膜5之後，以氮化矽膜10作為阻擋膜，利用CMP法研磨氧化矽膜5之全面，如圖49所示，進行氧化矽膜5之平坦化，同時除去形成在氮化矽膜10上之氧化矽膜5，用來形成帽蓋氧化膜11。
其次，為著調節溝道型元件分離構造60之高度，使用例如氟酸除去溝道2內之帽蓋氧化膜11(氧化矽膜5)之表面之一部份，如圖50所示，用來調整帽蓋氧化膜11(氧化矽膜5)之表面高度。然後，例如使用熱磷酸除去氮化矽膜10。然後，使用例如氟酸除去氧化矽膜9，如圖51所示，完成溝道型元件分離構造60。
其次，使用照相製版技術，如圖52所示，形成使構成p井區域16之區域成為開口之抗蝕劑22。然後，以該抗蝕劑作為遮罩，變化能量以多段植入硼(B)離子。這時之植入條件之一實例，成為例如300keV為1×101 3 /cm2 ，100keV為6×101 2 /cm2 ，10keV為1×101 3 /cm2 之條件。利用該植入形成p井區域16，其下端比溝道2之下面深。另外，在此同時在p井區域16之多晶矽膜4因為植入硼(B)離子，所以形成多晶矽膜4’。
其次，使用照相製版技術，如圖53所示，形成使構成n井區域17之區域成為開口之抗蝕劑23。然後，以該抗蝕劑作為遮罩，變化能量以多段植入磷(P)離子。這時之植入條件之一實例，成為例如600keV為1×101 3 /cm2 ，300keV為6×101 2 /cm2 ，30keV為1×101 3 /cm2 之條件。利用該植入形成n井區域17，使其下端比溝道2之下面深。另外，在此同時在n井區域17之多晶矽膜4因為被植磷(P)離子，所以形成多晶矽膜4”。
然後，在p井區域16，n井區域17之完成後，依照先前技術習知之MOSFET(Metal Oxide Semiconductor Field Effect Transistor)之形成步驟，在矽基板1上形成閘絕緣膜6，在該閘絕緣膜6上堆積閘電極材料，例如多晶矽或鎢矽化物等，進行圖案製作用來形成閘電極7。
然後，使用離子植入法調整植入量和植入能量，對閘電極7自行匹配地形成低濃度之雜質擴散層，然後當在閘電極7之側壁形成側壁15之後，形成高濃度之雜質擴散層使其至比低濃度雜質擴散層深之位置，用來形成源極汲極擴散層8。在此處之本實施形態中，源極汲極區域之下端被調整成為比在溝道2之側壁部充填在溝道2內之多晶矽膜4之表面高度低。另外，這時使用照相製版技術，依照導入之雜質之導電型，在p井區域16形成NMOS電晶體，在n井區域17形成PMOS電晶體。利用此種方式可以製造圖40所示之半導體裝置。
在上述方式之本實施形態之半導體裝置之製造方法中，使p井區域16之溝道2內之多晶矽形成被摻雜為p型之p型多晶矽膜4’，使n井區域17之溝道2內之多晶矽形成被摻雜為n型之n型多晶矽膜4”。利用此種方式，在本實施形態之半導裝置之製造方法中，除了上述之實施形態2所說明之效果外，半導體基板1內之溝道2之底部和側壁部不容易反轉，可以達成元件分離能力之提高。因此，依照本實施形態之半導體裝置之製造方法時，可以製作元件分離能力更優良之高品質之半導體裝置。另外，在本實施形態之半導體裝置之製造方法中，因為對溝道內之多晶矽膜導入不同之多種雜質可以與井形步驟共用，所以製作步驟之數目不會增加。
實施形態6
圖54是剖面圖，用來表示本發明之實施形態6之半導體裝置之概略構造。在該半導體裝置中，在半導體基板形成被導入有p型之雜質之p井區域16和導入有n型之雜質之n井區域17。在設於p井區域16內和n井區域17內之溝道2內具有薄型之溝道型元件分離構造70、70’、70”，經由氧化矽膜3配置有多晶矽膜4。此處之溝道型元件分離構造70’、70”將多晶矽膜4配置在涵蓋溝道2內之底面上之全體溝道幅度之全面。另外，溝道型元件分離構造70將位於溝道2內之多晶矽膜4(4’，4”)只配置在溝道2內之底面上之側壁側，不配置在溝道2內之底面上之大致中央部附近。
另外，在溝道型元件分離構造70、70’、70”中，於多晶矽膜4上，形成帽蓋氧化膜11，由利用CVD法形成之氧化矽膜構成。因此，在該溝道型元件分離構造70、70’、70”，在帽蓋氧化膜11不會存在有鳥嘴部。
另外，在元件之活性區域，在矽基板1上經由閘絕緣膜6形成閘電極7，經由閘電極7之下之通道區域形成源極汲極擴散層8，其構成包含有對閘極電極自行匹配所形成之低濃度之雜質擴散層，和至比其深之位置之對閘電極和側壁自行匹配所形成之高濃度之閘質擴散層。利用上述之構造，在p井區域16形成NMOS電晶體，在n井區域17形成PMOS電晶體。
另外，在圖54和其以下所示之圖面中，對於與上述實施形態1所說明之圖1之半導體裝置相同之構件，為方便理解，藉由附加相同之符號，而省略詳細說明。
在此處之溝道型元件分離構造70、70’、70”中，被充填在溝道2內之多晶矽膜4之表面高度，比矽基板1之表面低，而且在溝道之側壁部比高濃度之源極汲極擴散層8之下端高。另外，溝道型元件分離構造70、70’、70”之多晶矽膜4之高度，與溝道元件分離構造之幅度(亦即溝道2之溝道幅度)無關，在全體之溝道型元件分離構造70、70’、70”成為大致一定。但是，由於後面所述之成膜或CMP，蝕刻等之製法上之分散度，通常會有殘留之多晶矽膜4之高度之±10%程度之分散度之情況。另外，形成在p井區域16之溝道2內之多晶矽膜4，係為p型之導電性膜之p型多晶矽膜4’，形成在n井區域17之溝道2內之多晶矽膜4，係為n型之導電性膜之n型多晶矽膜4”。
在上述方式之本實施形態之半導體裝置中，p井區域16之溝道2內之多晶矽是被摻雜成為p型之p型多晶矽膜4’，n井區域17之溝道2內之多晶體是摻雜成為n型之n型多晶矽膜4”。另外，在溝道型元件分離構造70中，導電型不同之多晶矽膜4’和多晶矽膜4”在溝道2內完全分離，利用此種方式，在本實施形態之半導體裝置中，除了上述之實施形態3、5所說明之效果外，可以防止各個導電膜間(亦即多晶矽膜4’和多晶矽膜4”)之干擾，可以達成電晶體元件之穩定性之提高。因此，依照本實施形態之半導體裝置時，可以實現動作穩定性優良之高品質之半導體裝置。
下面使用圖面用來說明上述方式之本實施形態之半導體裝置之製造方法。
首先，如圖55所示，使矽基板1之上面熱氧化，以例如5nm~30nm程度之膜厚形成氧化矽膜9。其次，如圖55所示，以例如50nm~200nm程度之膜厚，在該氧化矽膜9上形成氮化矽膜10。然後，使用照相製版技術和乾式蝕刻技術，如圖56所示，圖案製作使構成溝道之部份成為開口之光抗蝕劑21。然後，使用該光抗蝕劑21作為遮罩，進行氮化矽膜10，氧化矽膜9及矽基板1之異向性蝕刻而形成溝道2，之後除去抗蝕劑21。圖57表示光抗蝕劑21之除去後之狀態。此處之溝道2之深度，例如成為離開基板表面150nm~500nm程度之深度。
在溝道2之形成後，進行該溝道2之內壁表面之熱氧化，用來除去該溝道2之內壁(亦即內側和底面)之損壞部份，同時如圖58所示，在溝道2之內壁形成作為保護膜之內壁氧化膜之氧化矽膜3。此種氧化矽膜3以例如5nm~30nm程度之膜厚形成。
然後，如圖59所示，在溝道2之內壁上和氮化矽膜10上，例如利用CVD法，以溝道2之最小溝道幅度之1/2以上之膜厚，堆積未摻雜有雜質之多晶矽膜4。在此處當多晶矽膜4之膜厚成為溝道2之最小溝道幅度之1/2以上之情況時，如圖59所示，在溝道之溝道幅度較小之元件分離構造70’、70”之區域，完全充填多晶矽膜4。另外一方面，在溝道之溝道幅度成為比多晶矽之膜厚之2倍大之元件分離構造70之區域，如圖59所示，在溝道之底部和側壁部堆積多晶矽膜4。在此處之本實施形態中，以比溝道2之深度，氮化矽膜10之膜厚和氧化矽膜9之膜厚之合計薄之膜厚，堆積多晶矽膜4。在此種情況，在溝道2之大致中央部未被充填多晶矽膜4，成為形成空隙之狀態。
例如在溝道2之最小溝道幅度成為200nm之情況，以120nm~200nm程度之膜厚，堆積摻雜有磷之多晶矽膜4。另外，例如在堆積之多晶矽膜4之膜厚為150nm之情況，在溝道幅度為300nm以下之溝道2之溝區域，完全充填多晶矽膜4。另外一方面，例如在多晶矽膜4之膜厚為150nm之情況時，在溝道幅度為300nm以上之溝道2，多晶矽膜4堆積在溝道部之底部和側壁。所以，在此種情況，在溝道2之大致中央部未被充填多晶矽膜4，成為形成空隙之狀態。
在堆積多晶矽膜4之後，使用CMP法研磨多晶矽膜4之表面，如圖60所示，除去氮化矽膜10上之多晶矽膜4。
其次，利用異向性蝕刻進行深蝕刻，如圖61所示，調整多晶矽膜4之表面高度，使其成為比矽基板1之表面高度低。這時在寬溝道幅度之溝道部，底部中央之多晶矽膜4亦被除去，所以只在溝道之側壁部殘留多晶矽膜4。亦即，在本實施形態中，以比溝道2之深度，氮化矽膜10之膜厚和氧化矽膜9之膜厚之合計薄之膜厚，堆積多晶矽膜4。利用此種方式，在本實施形態中，如圖61所示，在溝道之溝道幅度比多晶矽膜膜厚之2倍大之元件分離構造70之區域，在溝道2之大致中央不被多晶矽膜4充填，成為使溝道底面之氧化矽膜3露出之狀態。
然後，利用CVD(Chemical Vapor Deposition)法，如圖62所示，以埋入溝道2之方式堆積氧化矽膜5。該CVD法可以使用例如高密度電漿(High－Density Plasma)CVD(Chemical Vapor Deposition)法(以下稱為HDP CVD法)。
然後，在堆積氧化矽膜5之後，以氮化矽膜10作為阻擋膜，利用CMP法研磨氧化矽膜5之全面，如圖63所示，進行氧化矽膜5之平坦化，同時除去形成在氮化矽膜10上之氧化矽膜5，用來形成帽蓋氧化膜11。這時，在溝道2之溝道幅度比多晶矽膜4之2倍寬之元件分離構造70之區域，在存在於溝道2之內側壁之多晶矽膜4所形成之溝道2’，亦被充填帽蓋氧化膜11。亦即，氧化矽膜5和氧化矽膜3在溝道2底面之大致中央部進行接合。
其次，為著調節溝道型元件分離構造之高度，使用例如氟酸，除去溝道2內之帽蓋氧化膜11(氧化矽膜5)之表面之一部份，如圖64所示，用來調整帽蓋氧化膜11(氧化矽膜5)之表面高度。然後，使用例如熱磷酸除去氮化矽膜10。然後，使用例如氟酸除去氧化矽膜9，用來完成如圖65所示之溝道型元件分離構造70、70’、70”。
其次，使用照相製版技術，如圖66所示，形成使構成p井區域16之區域成為開口之抗蝕劑22。然後，以該抗蝕劑作為遮罩，變化能量以多段植入硼(B)離子。這時之植入條件之一實例是例如300keV為1×101 3 /cm2 ，100keV為6×101 2 /cm2 ，10keV為1×101 3 /cm2 之條件。利用該植入形成p井區域16，使其下端比溝道2之下面深。另外，與此同時地在p井區域16之多晶矽膜4亦被植入硼(B)離子，所以形成多晶矽膜4’。
其次，使用照相製版技術，如圖67所示，形成使構成n井區域17之區域成為開口之抗蝕劑23。然後，以該抗蝕劑作為遮罩，變化能量以多段植入磷(P)離子。這時之植入條件之一實例是例如600keV為1×101 3 /cm2 ，300keV為6×101 2 /cm2 ，30keV為1×101 3 /cm2 之條件。利用該植入形成n井區域17，使其下端比溝道2之下面深。另外，與此同時地在n井區域17之多晶矽膜4亦被植入磷(P)離子，所以形成多晶矽膜4”。
然後，在p井區域16和n井區域17之完成後，依照先前技術習知之MOSFET(Metal Oxide Semiconductor Field Effect Transistor)之形成步驟，在矽基板1上形成閘絕緣膜6，在該閘絕緣膜6上堆積閘電極材料例如多晶矽或鎢矽化物等，經由圖案製作形成閘電極7。
然後，使用離子植入法調整植入量和植入能量，對閘電極自行匹配地形成低濃度之雜質擴散層，和當在閘電極7之側壁形成側壁15之後，使高濃度之雜質擴散層形成在比低濃度雜質擴散層深之位置，用來形成源極汲極擴散層8，在此處之本實施形態中，調整源極汲極區域之下端，使其比在溝道2之側壁部充填在溝道2內之多晶矽膜4之表面高度低。另外，這時使用照相製版技術，依照導入之雜質之導電型，在p井區域16形成NMOS電晶體，在n井區域17形成PMOS電晶體。利用此種方式，可以製造圖54所示之半導體裝置。
在上述方式之本實施形態之半導體裝置之製造方法中，p井區域16之溝道2內之多晶矽形成摻雜為p型之p型多晶矽膜4’，n井區域17之溝道2內之多晶矽形成摻雜為n型之n型多晶矽膜4”。另外，在溝道型元件分離構造70，導電型不同之多晶矽膜4’和多晶矽膜4”在溝道2內形成完全分離。利用此種方式，在本實施形態之半導體裝置中，除了上述之實施形態1、5所說明之效果外，可以防止各個導電膜間(亦即多晶矽膜4’和多晶矽膜4”)之干擾，可以達成電晶體元件之穩定性之提高。因此，依照本實施形態之半導體裝置之製造方法時，可以製作動作之穩定性優良之高品質之半導體裝置。
實施形態7
圖68是剖面圖用來表示本發明之實施形態7之半導體裝置之概略構造。在該半導體裝置中，在半導體基板形成導入有p型之雜質之p井區域16和導入有n型之雜質之n井區域17。在被設於p井區域16和n井區域17內之溝道2內具有薄型之溝道型元件分離構造70、70’、70”，經由氧化矽膜3配置有導電性膜之多晶矽膜4。此處之溝 道型元件分離構造70’、70”，將多晶矽膜4配置在涵蓋溝道2內之底面上之全體溝道幅度之全面。另外，溝道型元件分離構造70將將被配置於溝道2內之多晶矽膜4(4’、4”)，只配置在溝道2內之底面上之側壁側，不配置在溝道2內之底面上之大致中央部附近。
另外，在溝道型元件分離構造70、70’、70”之多晶矽膜4上形成帽蓋氧化膜11，由利用CVD法形成之氧化矽膜構成。因此，在該溝道型元件分離構造70、70’、70”，在帽蓋氧化膜11不會有鳥嘴部存在。
另外，在元件之活性區域，在矽基板1上經由閘絕緣膜6形成閘電極7，經由閘電極7之下之通道區域形成源極汲極擴散層8，其構成包含有對閘電極自行整合所形成之低濃度之雜質擴散層，和到比其深之位置之對閘電極和側壁自行整合所形成高濃度之雜質擴散層。利用以上之構造，在p井區域16形成NMOS電晶體，在n井區域17形成PMOS電晶體。
然後，在溝道型元件分離構造70、70’、70”上，閘電極7上和源極汲極擴散層8上形成層間絕緣膜12，經由形成在該層間絕緣膜12中之接觸孔13，使該等與佈線層14連接。
另外，在圖68和其以下所示之圖面中，對於與上述實施形態6所說明之圖54之半導體裝置相同之構件，為著方便理解，藉由附加相同之符號，而省略詳細說明。
在此處之溝道型元件分離構造70、70’、70”中，充填在溝道2內之多晶矽膜4之表面高度，成為比矽基板1之表面低，而且在溝道之側壁部比高濃度之源極汲極擴散層8之下端高。另外，溝道型元件分離構造70、70’、70”之多晶矽膜4之高度，與溝型元件分離之幅度(亦即溝道2之溝道幅度)無關地，在全體之溝道型元件分離構造70、70’、70”成為大致一定。但是由於後面所述之成膜或CMP，蝕刻等之製法上之分散度，通常會有殘留之多晶矽膜4之高度之±10%程度之分散度之情況。另外，形成在p井區域16之溝道2內之多晶矽膜4，成為p型之導電性膜之p型多晶矽膜4’，形成在n井區域17之溝道2內之多晶矽膜4，係為n型之導電性膜之n型多晶矽膜4”。
在上述方式之本實施形態之半導體裝置中，p井區域16之溝道2內之多晶矽成為被摻雜係為p型之p型多晶矽膜4’，n井區域17之溝道2內之多晶矽係為被摻雜為n型之n型多晶矽膜4”。然後，在溝道型元件分離構造70中，導電型不同之多晶矽膜4’和多晶矽膜4”在溝道2內被完全分離。另外，該等之多晶矽膜4(4’、4”)分別經由接觸部13連接到佈線層14，所以可以以不同之電位進行固定。
利用此種方式，在本實施形態之半導體裝置中，除了上述之實施形態3、5、6所說明之效果外，在p井區域16內之溝道型元件分離構造和n井區域17內之溝道型元件分離構造，可以分別施加最適之電壓，更可以達成利用溝道型元件分離構造之分離特性之改良。因此，依照本實施形態之半導體裝置時，可以實現分離特性更優良之高品質之半導體裝置。
另外，施加電位最好是例如在NMOS電晶體之情況時使用0~－1V程度，在PMOS電晶體之情況時使用0~1V程度，如實施形態3所記載之方式，最好是使絕對值成為與電源電壓同等或其以下。
下面使用圖面用來說明上述方式之本實施形態之半導體裝置之製造方法。
首先，如圖69所示，使矽基板1之上面進行熱氧化，以例如5~30nm程度之膜厚形成氧化矽膜9。其次，如圖69所示，在該氧化矽膜9上，以例如50nm~200nm程度之膜厚形成氮化矽膜10。然後，使用照相製版技術及乾式蝕刻技術，如圖70所示，圖案製作使構成溝道之部份成為開口之光抗蝕劑21。然後，使用該光抗蝕劑21作為遮罩，進行氮化矽膜10，氧化矽膜9和矽基板1之異向性蝕刻，用來形成溝道2，然後除去光抗蝕劑21。圖71表示光抗蝕劑21之除去後之狀態。此處之溝道2之深度例如成為離開基板表面150nm~500nm程度之深度。
在溝道2之形成後，進行該溝道2之內壁表面之熱氧化，用來除去該溝道2之內壁，亦即內側面和底面之損壞部份，同時如圖72所示，在溝道2之內壁形成作為保護膜之內壁氧化膜之氧化矽膜3。此種氧化矽膜3以例如5nm~30nm程度之厚度形成。
然後，如圖73所示，在溝道2之內壁上和氮化矽膜10上，例如利用CVD法，以溝道2之最小溝道幅度之1/2以上之膜厚，堆積未摻雜雜質之多晶矽膜4。在此處於多晶矽膜4之膜厚成為溝道2之最小溝道幅度之1/2以上之情況，如圖73所示，在溝道之小溝道幅度之元件分離構造70’、70”之區域，完全充填多晶矽膜4。另外一方面，在溝道之溝道幅度大於多晶矽之膜厚之2倍之元件分離構造70之區域，如圖73所示，在溝道之底部和側壁部堆積多晶矽膜4。在此處之本實施形態中，以比溝道2之深度，氮化矽膜10之膜厚和氧化矽膜9之膜厚之合計薄之膜厚，堆積多晶矽膜4。在此種情況，在溝道2之大致中央部未被充填多晶矽膜4，成為形成空隙之狀態。
例如在溝道2之最小溝道幅度為200nm之情況，以120nm~200nm程度之膜厚堆積摻雜有磷之多晶矽膜4。另外，例如在堆積之多晶矽膜4之膜厚為150nm之情況，在溝道幅度為300nm以下之溝道2之溝區域被完全充填多晶矽膜4。另外一方面，例如在多晶矽膜4之膜厚為150nm之情況，於溝道幅度為300nm以上之溝道2，在溝道部之底部和側壁堆積多晶矽膜4。另外，在此種情況在溝道2之大致中央部未被充填多晶矽膜4，成為形成空隙之狀態。
在堆積多晶矽膜4之後，使用CMP法研磨多晶矽膜4之表面，如圖74所示，除去氮化矽膜10上之多晶矽膜4。
其次，利用異向性蝕刻進行蝕刻，如圖75所示，調整多晶矽膜4之表面高度，使其比矽基板1之表面高度低。這時，在寬溝道幅度之溝道部，因為底部中央之多晶矽膜4亦被除去，所以只在溝道之側壁部殘留有多晶矽膜4。亦即，在本實施形態中，以比溝道2之深度，氮化矽膜10之膜厚和氧化矽膜9之膜厚之合計薄之膜厚，堆積多晶矽膜4。利用此種方式，在本實施形態中，如圖75所示，在溝道之溝道幅度大於多晶矽之膜厚之2倍之元件分離構造70之區域，在溝道2之大致中央部未被多晶矽膜4充填，成為使溝道底面之氧化矽膜3露出之狀態。
然後，利用CVD(Chemical Vapor Deposition)法，如圖76所示，以埋入溝道2之方式，堆積氧化矽膜5。該CVD法可以使用例如高密度電漿(High Density Plasma)CVD(Chemical Vapor Deposition)法(以下稱為HDP CVD法)。
然後，在堆積氧化矽膜5之後，以氮化矽膜10作為阻擋膜，利用CMP法研磨氧化矽膜5之全面，如圖77所示，進行氧化矽膜5之平坦化，同時除去形成在氮化矽膜10上之氧化矽膜5，用來形成帽蓋氧化膜11，這時，在溝道2之溝道幅度比多晶矽膜4之2倍寬之元件分離構造70之區域，存在於溝道2之內側壁之多晶矽膜4所形成之溝道部2’中，亦充填著帽蓋氧化膜11。亦即，氧化矽膜5和氧化矽膜3在溝道2之底面之大致中央部進行接合。
其次，為著調節溝道型元件分離構造之高度，例如使用氟酸除去溝道2內之帽蓋氧化膜11(氧化矽膜5)之表面之一部份，如圖78所示，用來調整帽蓋氧化膜11(氧化矽膜5)之表面高度。然後，例如使用熱磷酸除去氮化矽膜10。然後，例如使用氟酸除去氧化矽膜9，用來完成圖79所示之溝道型元件分離構造70、70’、70”。
其次，使用照像製版技術，如圖80所示，形成抗蝕劑22，其中使形成p井區域16之區域成為開口。然後，以該抗蝕劑作為遮罩，使能量變化以多段植入硼(B)離子。這時之植入條件之一實例是例如，成為300keV為1×101 3 /cm2 ，100keV為6×101 2 /cm2 ，10keV為1×101 3 /cm2 之條件。利用該植入形成其下端比溝道2之下面深之p井區域16，另外，與此同時地在p井區域16之多晶矽膜4亦被植入硼(B)離子，所以形成多晶矽膜4’。
其次，使用照相製版技術，如圖81所示，形成使作為n井區域17之區域成為開口之抗蝕劑23。然後，以該抗蝕劑作為遮罩，使能量變化以多段植入磷(P)離子。這時之植入條件之一實例是例如，成為600keV為1×101 3 /cm2 ，300keV為6×101 2 /cm2 ，30keV為1×101 3 /cm2 之條件。利用該植入，形成其下端比溝道2之下面深之n井區域17。另外，與此同時地在n井區域17之多晶矽膜4亦被植入磷(P)離子，所以形成多晶膜4”。
然後，在p井區域16，n井區域17之完成後，依照先前技術習知之MOSFET(Metal Oxide Semiconductor Field Effect Transistor)之形成步驟，在矽基板1上形成閘絕緣膜6，在該閘絕緣膜6上堆積閘電極材料，例如多晶矽或鎢矽化物等，利用圖案製作形成閘電極7。
然後，使用離子植入法，調整植入量和植入能量，對閘電極7自行匹配地形成低濃度之雜質擴散層，然後在閘電極7之側壁形成側壁15之後，形成高濃度之雜質擴散層至比低濃度雜質擴散層深之位置，用來形成源極汲極擴散層8。在此處之本實施形態中，調整源極汲極區域之下端，使其低於被充填在溝道內之多晶矽膜4之表面高度。然後，如圖82所示，形成側壁15。這時，使用照相製版技術，依照分別導入之雜質之導電型，在p井區域16形成NMOS電晶體，在n井區域17形成PMOS電晶體。
其次，在矽基板1上形成由氧化矽膜，或氧化矽膜與氮化矽膜之疊層膜構成之層間絕緣膜12，如圖83所示，形成接觸孔13使其達到閘電極7，源極汲極擴散層8，和被充填在溝道型元件分離構造70、70’、70”內之多晶矽膜。然後，在接觸孔13內充填作為插梢材之例如鎢，利用德馬信法形成佈線層14，可以用來製造圖68所示之半導體裝置。
在上述方式之本實施形態之半導裝置之製造方法中，p井區域16之溝道2內之多晶矽形成摻雜為p型之p型多晶矽膜4’，n井區域17之溝道2內之多晶矽形成摻雜為n型之n型多晶矽膜4”。另外，在溝道型元件分離構造70，導電型不同之多晶矽膜4’和多晶矽膜4”形成在溝道2內完全分離。另外，該等之多晶矽膜4(4’、4”)分別經由接觸部13連接到佈線層14，可以以不同之電位進行固定。
利用此種方式，在本實施形態之半導體裝置之製造方法中，除了上述之實施形態3、5、6所說明之效果外，在p井區域16內之溝道型元件分離構造和n井區域17內之溝道型元件分離構造，可以分別施加最適之電壓，可以改良溝道型元件分離構造之分離特性。因此，依照本實施形態之半導體裝置之製造方法時，可以製作分離特性更優良之高品質之半導體裝置。
另外，在導電層之電位固定區域，亦可以只對p井區域16之區域內之導電層和n井區域17之區域內之導電層之任一方之一部份進行電位固定。另外，對於導電層之電位固定區域，在同一晶片內亦可以混合有進行電位固定之區域和進行浮動之區域。例如，亦可以在周邊電路之微細分離區域進行電位固定，在不是形成接觸部之空間之記憶單元區域進行浮動。
圖84是剖面圖，用來表示溝道2內之導電膜和佈線之連接形態之變化例。圖84中用以連接為導電層之多晶矽膜4和佈線層14之接觸部13，形成在溝道2內之導電膜之多晶矽膜4之上部之至少一部份，和該多晶矽膜4之側壁之一部份。利用此種方式，構成接觸部13之插梢材料(導電膜)和溝道2內之導電膜之多晶矽膜4之接觸面積變大，可以進行穩定之電連接。另外，當與只有在多晶矽膜4之上面使接觸部13之插梢材料(導電膜)和溝道2內之多晶矽膜4進行連接之情況比較時，可以使接觸部13和溝道2內之多晶矽膜4之重疊區域減少，可以使半導體晶片之面積縮小，可以達成半導體晶片之小型化。
另外，圖85是平面圖，用來表示接觸部13之配置例。在圖85中，與圖84之情況同樣地，用以連接溝道2內之導電層之多晶矽膜4(4’、4”)和佈線層14之接觸部13，形成在多晶矽膜4(4’、4”)之上部之至少一部份和該多晶矽膜4(4’、4”)之側壁之一部份。然後，在本實例中，接觸部13在溝道2之邊方向不位於同一線上。亦即，在溝道2之長邊方向(圖85中之X方向)不位於同一線上，在溝道2之短邊方向(圖85之Y方向)不位於同一線上。利用此種構造，利用接觸部13之形成可以減小區域損失之發生。另外，在圖85中，係為穿過佈線層14，層間絕緣膜12，和帽蓋氧化膜11之一部份而看到之圖。
(產業上之可利用性)
依照上述之方式，本發明之半導體裝置之製造方法對於具有溝道型元件分離構造之半導體裝置之製造成為有用，特別適於為著防止鄰接之元件之電位經由埋入氧化膜對其他之節點造成影響，將導電性膜埋入到元件分離溝內之半導體裝置之製造。
1．．．矽基板
2．．．溝道
3．．．氧化矽膜
4．．．多晶矽膜
4’．．．p型多晶矽膜
4”．．．n型多晶矽膜
5．．．氧化矽膜
6．．．閘絕緣膜
7．．．閘電極
8．．．源極汲極擴散層
9．．．氧化矽膜
10．．．氮化矽膜
11．．．間隙氧化膜(帽蓋氧化膜)
12．．．層間絕緣膜
13．．．接觸孔(接觸部)
14．．．佈線層
15．．．側壁
16．．．p井區域
17．．．n井區域
21．．．光抗蝕劑
22、23．．．抗蝕劑
30．．．溝道型元件分離構造
30’．．．溝道型元件分離構造
40．．．溝道型元件分離構造
50．．．溝道型元件分離構造
60．．．溝道型元件分離構造
70、70’、70”．．．溝道型元件分離構造
101．．．半導體基板
102．．．溝道
103．．．氧化矽膜
104．．．多晶矽膜
106．．．閘絕緣膜
107．．．閘電極
108．．．源極汲極擴散層
109．．．氧化矽膜
110．．．氮化矽膜
115．．．側壁
圖1是剖面圖，用來表示實施形態1之半導體裝置之概略構造。
圖2是剖面圖，用來說明實施形態1之半導體裝置之製造步驟。
圖3是剖面圖，用來說明實施形態1之半導體裝置之製造步驟。
圖4是剖面圖，用來說明實施形態1之半導體裝置之製造步驟。
圖5是剖面圖，用來說明實施形態1之半導體裝置之製造步驟。
圖6是剖面圖，用來說明實施形態1之半導體裝置之製造步驟。
圖7是剖面圖，用來說明實施形態1之半導體裝置之製造步驟。
圖8是剖面圖，用來說明實施形態1之半導體裝置之製造步驟。
圖9是剖面圖，用來說明實施形態1之半導體裝置之製造步驟。
圖10是剖面圖，用來說明實施形態1之半導體裝置之製造步驟。
圖11是剖面圖，用來說明實施形態1之半導體裝置之製造步驟。
圖12是剖面圖，用來說明實施形態1之半導體裝置之製造步驟。
圖13是剖面圖，用來表示實施形態2之半導體裝置之概略構造。
圖14是剖面圖，用來說明實施形態2之半導體裝置之製造步驟。
圖15是剖面圖，用來說明實施形態2之半導體裝置之製造步驟。
圖16是剖面圖，用來說明實施形態2之半導體裝置之製造步驟。
圖17是剖面圖，用來說明實施形態2之半導體裝置之製造步驟。
圖18是剖面圖，用來說明實施形態2之半導體裝置之製造步驟。
圖19是剖面圖，用來說明實施形態2之半導體裝置之製造步驟。
圖20是剖面圖，用來說明實施形態2之半導體裝置之製造步驟。
圖21是剖面圖，用來說明實施形態2之半導體裝置之製造步驟。
圖22是剖面圖，用來說明實施形態2之半導體裝置之製造步驟。
圖23是剖面圖，用來說明實施形態2之半導體裝置之製造步驟。
圖24是剖面圖，用來說明實施形態2之半導體裝置之製造步驟。
圖25是剖面圖，用來表示實施形態3之半導體裝置之概略構造。
圖26是剖面圖，用來說明實施形態3之半導體裝置之製造步驟。
圖27是剖面圖，用來說明實施形態3之半導體裝置之製造步驟。
圖28是剖面圖，用來說明實施形態3之半導體裝置之製造步驟。
圖29是剖面圖，用來說明實施形態3之半導體裝置之製造步驟。
圖30是剖面圖，用來說明實施形態3之半導體裝置之製造步驟。
圖31是剖面圖，用來說明實施形態3之半導體裝置之製造步驟。
圖32是剖面圖，用來說明實施形態3之半導體裝置之製造步驟。
圖33是剖面圖，用來說明實施形態3之半導體裝置之製造步驟。
圖34是剖面圖，用來說明實施形態3之半導體裝置之製造步驟。
圖35是剖面圖，用來說明實施形態3之半導體裝置之製造步驟。
圖36是剖面圖，用來說明實施形態3之半導體裝置之製造步驟。
圖37是剖面圖，用來說明實施形態3之半導體裝置之製造步驟。
圖38是剖面圖，用來說明實施形態3之半導體裝置之製造步驟。
圖39是剖面圖，用來表示實施形態4之半導體裝置之概略構造。
圖40是剖面圖，用來表示實施形態5之半導體裝置之概略構造。
圖41是剖面圖，用來說明實施形態5之半導體裝置之製造步驟。
圖42是剖面圖，用來說明實施形態5之半導體裝置之製造步驟。
圖43是剖面圖，用來說明實施形態5之半導體裝置之製造步驟。
圖44是剖面圖，用來說明實施形態5之半導體裝置之製造步驟。
圖45是剖面圖，用來說明實施形態5之半導體裝置之製造步驟。
圖46是剖面圖，用來說明實施形態5之半導體裝置之製造步驟。
圖47是剖面圖，用來說明實施形態5之半導體裝置之製造步驟。
圖48是剖面圖，用來說明實施形態5之半導體裝置之製造步驟。
圖49是剖面圖，用來說明實施形態5之半導體裝置之製造步驟。
圖50是剖面圖，用來說明實施形態5之半導體裝置之製造步驟。
圖51是剖面圖，用來說明實施形態5之半導體裝置之製造步驟。
圖52是剖面圖，用來說明實施形態5之半導體裝置之製造步驟。
圖53是剖面圖，用來說明實施形態5之半導體裝置之製造步驟。
圖54是剖面圖，用來表示實施形態6之半導體裝置之概略構造。
圖55是剖面圖，用來說明實施形態6之半導體裝置之製造步驟。
圖56是剖面圖，用來說明實施形態6之半導體裝置之製造步驟。
圖57是剖面圖，用來說明實施形態6之半導體裝置之製造步驟。
圖58是剖面圖，用來說明實施形態6之半導體裝置之製造步驟。
圖59是剖面圖，用來說明實施形態6之半導體裝置之製造步驟。
圖60是剖面圖，用來說明實施形態6之半導體裝置之製造步驟。
圖61是剖面圖，用來說明實施形態6之半導體裝置之製造步驟。
圖62是剖面圖，用來說明實施形態6之半導體裝置之製造步驟。
圖63是剖面圖，用來說明實施形態6之半導體裝置之製造步驟。
圖64是剖面圖，用來說明實施形態6之半導體裝置之製造步驟。
圖65是剖面圖，用來說明實施形態6之半導體裝置之製造步驟。
圖66是剖面圖，用來說明實施形態6之半導體裝置之製造步驟。
圖67是剖面圖，用來說明實施形態6之半導體裝置之製造步驟。
圖68是剖面圖，用來表示實施形態7之半導體裝置之概略構造。
圖69是剖面圖，用來說明實施形態7之半導體裝置之製造步驟。
圖70是剖面圖，用來說明實施形態7之半導體裝置之製造步驟。
圖71是剖面圖，用來說明示實施形態7之半導體裝置之製造步驟。
圖72是剖面圖，用來說明實施形態7之半導體裝置之製造步驟。
圖73是剖面圖，用來說明實施形態7之半導體裝置之製造步驟。
圖74是剖面圖，用來說明實施形態7之半導體裝置之製造步驟。
圖75是剖面圖，用來說明實施形態7之半導體裝置之製造步驟。
圖76是剖面圖，用來說明實施形態7之半導體裝置之製造步驟。
圖77是剖面圖，用來說明實施形態7之半導體裝置之製造步驟。
圖78是剖面圖，用來說明實施形態7之半導體裝置之製造步驟。
圖79是剖面圖，用來說明實施形態7之半導體裝置之製造步驟。
圖80是剖面圖，用來說明實施形態7之半導體裝置之製造步驟。
圖81是剖面圖，用來說明實施形態7之半導體裝置之製造步驟。
圖82是剖面圖，用來說明實施形態7之半導體裝置之製造步驟。
圖83是剖面圖，用來說明實施形態7之半導體裝置之製造步驟。
圖84是剖面圖，用來說明實施形態7之半導體裝置之製造步驟。
圖85是剖面圖，用來說明實施形態7之半導體裝置之製造步驟。
圖86是剖面圖，用來說明先前技術之半導體裝置之概略構造。
圖87是剖面圖，用來說明先前技術之半導體裝置之製造步驟。
圖88是剖面圖，用來說明先前技術之半導體裝置之製造步驟。
圖89是剖面圖，用來說明先前技術之半導體裝置之製造步驟。
圖90是剖面圖，用來說明先前技術之半導體裝置之製造步驟。
圖91是剖面圖，用來說明先前技術之半導體裝置之製造步驟。
1．．．矽基板
3．．．氧化矽膜
4．．．多晶矽膜
6．．．閘絕緣膜
7．．．閘電極
8．．．源極汲極擴散層
11．．．間隙氧化膜
15．．．側壁
30．．．溝道型元件分離構造
30’．．．溝道型元件分離構造

Claims (21)

  1. 一種半導體裝置之製造方法，係在半導體基板上形成溝道型之元件分離構造者，其特徵在於包含有：第1層形成步驟，用來在上述基板上形成第1層；溝道形成步驟，對上述第1層和基板進行蝕刻，用來形成溝道；熱氧化步驟，用來對上述溝道之內壁進行熱氧化；導電性膜堆積步驟，在包含上述溝道內部之上述半導體基板上，堆積膜厚為該溝道之溝道幅度1/2以上的第1導電性膜；導電性膜除去步驟，利用CMP法除去上述第1層上之第1導電性膜，只在上述溝道內殘留上述第1導電性膜；調整步驟，對上述溝道內之上述第1導電性膜進行異向性蝕刻，用來調整該導電性膜之高度，使其低於上述基板之表面高度；絕緣膜堆積步驟，利用CVD法在上述第1導電性膜上堆積絕緣膜，用來在上述溝道內埋入上述第1導電性膜之上部；平坦化步驟，利用CMP法使上述絕緣膜平坦化；和除去步驟，用來除去上述第1層；而在上述除去步驟之後包含有：使上述半導體基板上進行氧化，用來形成半導體氧化物絕緣膜之步驟；在上述半導體氧化物絕緣膜上形成第2導電性膜之步 驟；對上述第2導電性膜和上述半導體氧化物絕緣膜進行圖案製作之步驟；在離開上述半導體基板表面第1深度之區域，對上述第2導電性膜自行匹配地形成第1濃度之雜質擴散層之步驟；在上述第2導電性膜之側壁，形成側壁之步驟；和在從上述半導體基板表面到比第1深度深之第2深度的區域，對上述第2導電性膜和上述側壁自行匹配，形成比上述第1濃度高的第2濃度之雜質擴散層，使其下端低於在上述溝道側壁部之上述第1導電性膜上端的高度之步驟。
  2. 一種半導體裝置之製造方法，係在半導體基板上形成溝道型之元件分離構造者，其特徵在於包含有：第1層形成步驟，用來在上述基板上形成第1層；溝道形成步驟，對上述第1層和基板進行蝕刻，用來形成溝道；熱氧化步驟，用來對上述溝道之內壁進行熱氧化；導電性膜堆積步驟，在包含上述溝道內部之上述半導體基板上，堆積膜厚為該溝道之溝道幅度1/2以上的第1導電性膜；導電性膜除去步驟，利用CMP法除去上述第1層上之第1導電性膜，只在上述溝道內殘留上述第1導電性膜；調整步驟，對上述溝道內之上述第1導電性膜進行異向 性蝕刻，用來調整該導電性膜之高度，使其低於上述基板之表面高度；絕緣膜堆積步驟，利用CVD法在上述第1導電性膜上堆積絕緣膜，用來在上述溝道內埋入上述第1導電性膜之上部；平坦化步驟，利用CMP法使上述絕緣膜平坦化；和除去步驟，用來除去上述第1層；而在上述除去步驟之後包含有：在上述半導體基板上形成層間絕緣膜之步驟；在上述層間絕緣膜形成到達上述第1導電性膜之接觸孔之步驟；在上述接觸孔埋入第3導電性膜之步驟；和在上述層間絕緣膜上形成佈線層以與上述第3導電性膜連接之步驟。
  3. 如申請專利範圍第1項之半導體裝置之製造方法，其中上述調整步驟包含有：藉由使上述異向性蝕刻之異向性變弱，使上述第1導電性膜之上面成為凹狀之步驟。
  4. 如申請專利範圍第1項之半導體裝置之製造方法，其中在上述平坦化步驟和上述除去步驟之間，包含對上述絕緣膜進行蝕刻藉以調整該絕緣膜之高度之步驟。
  5. 如申請專利範圍第1項之半導體裝置之製造方法，其中上述半導體基板為矽基板，上述第1層為氮化矽膜。
  6. 如申請專利範圍第1項之半導體裝置之製造方法，其 中上述第1導電性膜使用選自金屬膜，金屬氮化膜或添加有摻雜劑之非單結晶矽膜之群組者。
  7. 一種半導體裝置之製造方法，係在半導體基板上形成溝道型之元件分離構造者，其特徵在於包含有：第1層形成步驟，用來在上述基板上形成第1層；溝道形成步驟，對上述第1層和基板進行蝕刻，用來形成溝道；熱氧化步驟，用來對上述溝道之內壁進行熱氧化；半導體膜堆積步驟，在包含上述溝道內之上述半導體基板上，以埋入該溝道之方式堆積半導體膜；半導體膜除去步驟，利用CMP法除去上述第1層上之半導體膜，只在上述溝道內殘留上述半導體膜；調整步驟，對上述溝道內之上述半導體膜進行異向性蝕刻，用來調整該半導體膜之高度，使其低於上述基板之表面高度；絕緣膜堆積步驟，利用CVD法在上述半導體膜上堆積絕緣膜，用來在上述溝道內埋入上述半導體膜之上部；平坦化步驟，利用CMP法使上述絕緣膜平坦化；除去步驟，用來除去上述第1層；和雜質層形成步驟，在從上述基板表面到比上述溝道之底面深的區域，形成雜質擴散層，同時將雜質導入上述半導體膜作為第1導電性膜。
  8. 如申請專利範圍第7項之半導體裝置之製造方法，其中在上述除去步驟之後包含有： 使上述半導體基板上進行氧化，用來形成半導體氧化物絕緣膜之步驟；在上述半導體氧化物絕緣膜上形成第2導電性膜之步驟；對上述第2導電性膜和上述半導體氧化物絕緣膜進行圖案製作之步驟；在離開上述半導體基板表面第1深度之區域，對上述第2導電性膜自行匹配地形成第1濃度之雜質擴散層之步驟；在上述第2導電性膜之側壁，形成側壁之步驟；和在從上述半導體基板表面到比第1深度深之第2深度的區域，對上述第2導電性膜和上述側壁自行匹配，形成比上述第1濃度高的第2濃度之雜質擴散層，使其下端低於在上述溝道側壁部之上述第1導電性膜上端的高度之步驟。
  9. 如申請專利範圍第7項之半導體裝置之製造方法，其中上述半導體基板具有第1區域和第2區域；上述雜質層形成步驟包含之步驟有：在上述第1區域形成第1導電型之雜質擴散層之步驟；和在上述第2區域形成第2導電型之雜質擴散層之步驟。
  10. 如申請專利範圍第7項之半導體裝置之製造方法，其中 上述半導體裝置具有第1區域和第2區域；上述調整步驟包含經由除去上述溝道底面上大致中央部之上述半導體膜，用來使上述半導體膜殘留在上述溝道側壁近旁之步驟；上述雜質層形成步驟包含之步驟有：在上述第1區域形成第1導電型之雜質擴散層之步驟；和在上述第2區域形成第2導電型之雜質擴散層之步驟；而使上述第1導電型之雜質擴散層和第2導電型之雜質擴散層之境界，位於殘留在上述溝道之側壁近旁之半導體膜之間。
  11. 如申請專利範圍第7項之半導體裝置之製造方法，其中在上述除去步驟之後包含之步驟有：在上述半導體基板上形成層間絕緣膜之步驟；在上述層間絕緣膜形成到達上述第1導電性膜之接觸孔之步驟；在上述接觸孔埋入第3導電性膜之步驟；和以與第3導電性膜連接之方式，在上述層間絕緣膜上形成佈線層之步驟。
  12. 如申請專利範圍第7項之半導體裝置之製造方法，其中在上述平坦化步驟和上述除去步驟之間，包含對上述絕緣膜進行蝕刻藉以調整該絕緣膜之高度之步驟。
  13. 如申請專利範圍第7項之半導體裝置之製造方法，其中上述半導體基板為矽基板，上述第1層為氮化矽膜。
  14. 如申請專利範圍第7項之半導體裝置之製造方法，其中上述半導體膜使用非單結晶矽膜。
  15. 一種半導體裝置，其特徵在於具備有：半導體基板；半導體元件，被設在上述半導體基板；和多個溝道型之元件分離構造，用來使上述半導體元件電分離；上述元件分離構造具有：溝道，被設在上述半導體基板之表面；第1絕緣膜，被設在上述溝道之內壁面；導電性膜，在上述溝道內比上述基板之表面高度低的位置，沿著上述溝道之側壁經由上述第1絕緣膜而設置；和第2絕緣膜，在上述導電性膜之上部埋入上述溝道內；而在上述溝道底面之大致中央部，上述導電性膜被分離，同時上述第1絕緣膜和第2絕緣膜產生接合；上述半導體裝置進一步具有：層間絕緣膜，在上述半導體基板上，覆蓋在上述半導體元件和上述溝道型之元件分離構造；佈線層，被設在上述層間絕緣層上；和接觸部，被設在上述層間絕緣層中；而上述導電性膜經由上述接觸部而連接到上述佈線層；連接到上述佈線層之上述導電性膜的電位被固定；且依照上述導電性膜之配置區域而使上述固定之電位成為不同。
  16. 一種半導體裝置，其特徵在於具備有：半導體基板；半導體元件，被設在上述半導體基板；和多個溝道型之元件分離構造，用來使上述半導體元件電分離；上述元件分離構造具有：溝道，被設在上述半導體基板之表面；第1絕緣膜，被設在上述溝道之內壁面；導電性膜，在上述溝道內比上述基板之表面高度低的位置，沿著上述溝道之側壁經由上述第1絕緣膜而設置；和第2絕緣膜，在上述導電性膜之上部埋入上述溝道內；而在上述溝道底面之大致中央部，上述導電性膜被分離，同時上述第1絕緣膜和第2絕緣膜產生接合；上述半導體裝置進一步具有：層間絕緣膜，在上述半導體基板上，覆蓋在上述半導體元件和上述溝道型之元件分離構造；佈線層，被設在上述層間絕緣層上；和接觸部，被設在上述層間絕緣層中；而上述導電性膜經由上述接觸部而連接到上述佈線層；上述接觸部在上述溝道之邊方向不位於同一線上。
  17. 如申請專利範圍第15或16項之半導體裝置，其中以上述導電性膜之側面連接上述接觸部。
  18. 如申請專利範圍第15項之半導體裝置，其中上述導電性膜使用選自金屬膜，金屬氮化膜或添加有摻雜劑之非 單結晶矽膜之群組者。
  19. 如申請專利範圍第15項之半導體裝置，其中具備有：活性區域，在上述半導體基板上，被上述溝道規定；閘絕緣膜，形成在上述活性區域上；閘電極，形成在上述閘絕緣膜上；第1濃度之雜質擴散層，經由上述閘電極下部之通道區域在從上述半導體基板表面到第1深度之區域，對上述閘電極自行匹配地形成；側壁，形成在上述閘電極之側壁；和比上述第1濃度高的第2濃度之雜質擴散層，在從上述基板表面到比第1深度深之第2深度的區域，對上述閘電極和上述側壁自行匹配地形成，使其下端之高度成為低於上述溝道側壁部之上述第1導電性膜上端的高度。
  20. 如申請專利範圍第15項之半導體裝置，其中上述半導體裝置具有：第1區域，具有第1導電型之井區域；和第2區域，具有第2導電型之井區域；上述第1區域和第2區域之境界位於殘留在上述溝道側壁近旁的導電性膜之間。
  21. 如申請專利範圍第15項之半導體裝置，其中上述導電性膜在上述第1區域具有第1導電型，在上述第2區域具有第2導電型。
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