CN101069279B - 半导体器件及其制造方法 - Google Patents

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Abstract

一种用于高成品率地制造半导体器件的方法，该半导体器件能够可靠地通过沟槽型的元件隔离进行元件隔离、并且可有效地防止邻接元件的电位对其它节点产生影响，该方法包括以下工序：在基板上形成第1层的工序；蚀刻第1层和基板以形成沟槽的工序；热氧化沟槽的内壁的工序；在包含沟槽内的基板上淀积该沟槽的沟槽宽度的1/2以上膜厚的第1导电膜的工序；利用CMP法去除第1层上的第1导电膜，仅在沟槽内残留第1导电膜的工序；各向异性蚀刻沟槽内的第1导电膜，调整该导电膜的高度使其比基板的表面高度低的工序；利用CVD法在第1导电膜上淀积绝缘膜以便将其埋入沟槽内的第1导电膜上部的工序；利用CMP法使绝缘膜平坦化的工序；以及去除第1层的工序。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，特别地涉及具有沟槽型元件隔离结构的半导体器件及其制造方法。
背景技术
在半导体集成电路中，为了在工作时元件间不存在电干扰而在各个元件完全独立的状态下进行控制，就必须形成具有元件隔离区域的元件隔离结构。形成这种元件隔离区域的方法之一，众所周知有沟槽隔离法，正在考虑各种改进方法。
沟槽隔离法是在基板上形成沟槽并在该沟槽内部填充绝缘物的方法，由于几乎不会发生鸟嘴状，可以说是微细化半导体集成电路方面不可缺少的元件隔离方法。另一方面，指明了随着元件的微细化，隔着填埋氧化膜，邻接的元件的电位对其它的节点会造成影响。因此，作为与之对应的方法，提出了在沟槽内填埋导电膜。
在此，使用图86～图91，说明现有的在沟槽内填埋导电膜的半导体器件及其制造方法。如图86、图87所示，在现有的半导体器件中，在形成于半导体基板101内的沟槽102内，隔着氧化硅膜103填充有多晶硅膜104。在沟槽102内的多晶硅膜104上形成覆盖氧化膜111。此外，在元件有源区中，隔着栅极绝缘膜106形成栅电极107，隔着该栅电极107之下的沟道区域形成源漏扩散层108。此外，在栅电极107的侧面上，形成侧墙115。
接着，说明现有的半导体器件的制造方法。首先，在半导体基板101上按此顺序形成氧化硅膜109、氮化硅膜110。接着，以使用照相制版技术及干法蚀刻技术形成的照相制版图形为掩膜，依次构图氮化硅膜110、氧化硅膜109，如图87所示，在半导体基板101上形成沟槽102。
接着，在形成沟槽102后，通过进行该沟槽102的内壁表面的热氧化来去除该沟槽102的内壁、即内侧面及底面的损伤部分，同时，如图88所示，在沟槽102的内壁上形成氧化硅膜103，并且利用CVD(化学汽相淀积，chemicalvapor deposition)法在半导体基板101的整个表面上淀积掺杂了磷的氧化硅膜104。接着，通过各向异性蚀刻，如图89所示，去除氮化硅膜110上及沟槽102内的一部分多晶硅膜104。
然后，通过执行氧化热处理，将沟槽102内的多晶硅104氧化，如图90所示，形成覆盖氧化膜111。接着，去除氮化硅膜110，并且去除氧化硅膜109，由此，如图91所示，完成沟槽型元件隔离。此后，按照公知的MOSFET(金属氧化物半导体场效应晶体管，Metal Oxide Semiconductor Field EffectTransistor)的形成工序，利用离子注入法，形成阱区、沟道截止区、用于控制阈值电压的沟道杂质层。然后，在半导体基板101上，形成栅极绝缘膜106，在该栅极绝缘膜106上形成栅电极107。然后，利用离子注入法，形成源漏扩散层108，并且形成侧墙115，由此完成图86所示的半导体器件。
专利文献1：特开平6-232248号公报
专利文献2：特开2001-148418号公报
但是，根据上述现有技术，为了避免填充到半导体基板101内的多晶硅膜104和栅电极107的短路，而对多晶硅膜104的表面进行氧化处理以形成覆盖氧化膜111。在此氧化处理中，不仅对多晶硅膜104的表面氧化，还向横方向即与半导体基板101的面内方向大致平行的方向进行氧化，半导体基板101也将被氧化。向此半导体基板101的横方向的氧化，就会成为所谓的鸟嘴，使元件的有源区减少，引起接触和有源区的接触边界的下降，并降低晶体管的驱动能力。
此外，氧化处理会引起半导体基板101、多晶硅膜104的体积变化，在半导体基板101及多晶硅膜104中就会产生应力。此应力的产生会引起晶格缺陷的产生，或因带隙的变化引起结漏电电流的产生，使元件的制造成品率下降。
而且，在现有技术中，在沟槽102的沟槽宽度较宽的区域中，在多晶硅膜104的各向异性蚀刻时，沟槽底部的多晶硅膜104也会被去除。其结果，在后工序的氧化处理时，就会在其形状上反映出来，产生台阶。此台阶就会引起后面的栅电极形成时的蚀刻残渣等的产生，导致制造成品率下降。为了避免这些缺点，就需要一种不形成较宽的沟槽宽度的沟槽的布图，造成布图受到限制。
此外，电位固定导电膜的情况下，需要通过接触与布线层连接，虽然沟槽102需要较宽的沟槽宽度的区域，但根据上述理由，难于形成具有较宽的沟槽宽度的沟槽。此外，沟槽宽度较宽的区域，仅沟槽内的侧壁残存着多晶硅膜104，通过此后的氧化处理，还从多晶硅膜104侧壁引起氧化，存在多晶硅膜104变薄、消失这样的问题。
此外，作为元件隔离法，例如在组合场氧化膜和元件隔离沟的元件隔离方法等中，有在沟内填埋多晶硅的结构(例如，参照专利文献1)。但是，由于这种半导体器件组合了场氧化膜，所以就不能取向于微细化，不能用于提高现有半导体集成电路的集成度。此外，覆盖层的氧化引起的体积膨胀会引起晶格缺陷，具有与上述相同的课题。此外，需要形成、去除用于防止鸟嘴扩大的氧化硅膜，从而因工序增加而导致增加成本的问题。
此外，作为使用了沟槽隔离法的现有的半导体器件，具备沟槽隔离结构，该沟槽隔离结构具有：例如在半导体基板的表面内配设的沟槽、配设在此沟槽内且在比源漏层的最深部还深的位置处具有最上部的导体、配设在导体的侧面和沟槽之间的绝缘膜、和在导体的上部处填埋沟槽的绝缘物(例如，参照专利文献2)。但是，在这种半导体器件中，由于在沟槽的侧壁部，导体的上端位于高浓度的源漏区域下端的更下位置，故不能充分抑制高浓度区域之间的电位的干扰。此外，根本未提到在沟槽宽度宽的元件隔离区域处导体变薄、消失的问题。
发明内容
本发明是鉴于上述内容而进行的，其目的在于获得一种通过沟槽型元件隔离可靠地进行元件隔离、并且能够有效地防止邻接元件的电位对其它节点的影响的半导体器件、以及能够以良好的成品率制造出该半导体器件的半导体器件的制造方法。
为了解决上述问题、实现上述目的，根据本发明的半导体器件的制造方法，在半导体基板上形成沟槽型的元件隔离，其特征在于，包括：在基板上形成第1层的第1层形成工序；蚀刻第1层和基板，形成沟槽的沟槽形成工序；热氧化沟槽的内壁的热氧化工序；在包含沟槽内的基板上淀积该沟槽的沟槽宽度的1/2以上膜厚的第1导电膜的导电膜淀积工序；利用CMP法，去除第1层上的第1导电膜、仅在沟槽内残留第1导电膜的导电膜去除工序；各向异性蚀刻沟槽内的第1导电膜，将该导电膜的高度调整得比基板的表面高度低的调整工序；利用CVD法，在第1导电膜上淀积绝缘膜，填埋沟槽内的第1导电膜上部的绝缘膜淀积工序；利用CMP法，对绝缘膜进行平坦化的平坦化工序；和去除第1层的去除工序。
根据本发明，不使用热氧化，而使用CVD法在导电膜上形成绝缘膜。并且，在本发明中，在包含沟槽内的基板上淀积最小沟槽宽度的1/2以上膜厚的导电膜。由此，就不会产生鸟嘴，不会产生起因于热氧化的基板及导电膜的应力，可防止鸟嘴引起的有源区宽度的减少。此外，能够减少起因于基板及导电膜的应力所引起的晶格缺陷的产生及结漏电电流的产生。此外，即使在具有较宽的沟槽宽度的沟槽中，也可沿沟槽的内侧壁可靠地确保导电膜，防止导电膜的氧化引起的薄膜化及消失。其结果，就能够可靠地防止邻接元件的电位对其它节点的影响。
此外，根据本发明，由于在绝缘膜的形成中使用了通过CVD法进行氧化膜的淀积和通过CMP法进行的平坦化技术，所以能够使绝缘膜表面可靠地形成为平坦的状态，而不会产生台阶。
根据本发明就会获得以下效果，能够获得稳定地、可靠地执行元件隔离，且可有效地防止邻接元件的电位对其它节点的影响的半导体器件以及能够以良好的成品率制造出该半导体器件的半导体器件的制造方法。
附图说明
图1是表示实施方式1的半导体器件的简略结构的剖面图。
图2是说明实施方式1的半导体器件的制造工序的剖面图。
图3是说明实施方式1的半导体器件的制造工序的剖面图。
图4是说明实施方式1的半导体器件的制造工序的剖面图。
图5是说明实施方式1的半导体器件的制造工序的剖面图。
图6是说明实施方式1的半导体器件的制造工序的剖面图。
图7是说明实施方式1的半导体器件的制造工序的剖面图。
图8是说明实施方式1的半导体器件的制造工序的剖面图。
图9是说明实施方式1的半导体器件的制造工序的剖面图。
图10是说明实施方式1的半导体器件的制造工序的剖面图。
图11是说明实施方式1的半导体器件的制造工序的剖面图。
图12是说明实施方式1的半导体器件的制造工序的剖面图。
图13是表示实施方式2的半导体器件的简略结构的剖面图。
图14是说明实施方式2的半导体器件的制造工序的剖面图。
图15是说明实施方式2的半导体器件的制造工序的剖面图。
图16是说明实施方式2的半导体器件的制造工序的剖面图。
图17是说明实施方式2的半导体器件的制造工序的剖面图。
图18是说明实施方式2的半导体器件的制造工序的剖面图。
图19是说明实施方式2的半导体器件的制造工序的剖面图。
图20是说明实施方式2的半导体器件的制造工序的剖面图。
图21是说明实施方式2的半导体器件的制造工序的剖面图。
图22是说明实施方式2的半导体器件的制造工序的剖面图。
图23是说明实施方式2的半导体器件的制造工序的剖面图。
图24是说明实施方式2的半导体器件的制造工序的剖面图。
图25是表示实施方式3的半导体器件的简略结构的剖面图。
图26是说明实施方式3的半导体器件的制造工序的剖面图。
图27是说明实施方式3的半导体器件的制造工序的剖面图。
图28是说明实施方式3的半导体器件的制造工序的剖面图。
图29是说明实施方式3的半导体器件的制造工序的剖面图。
图30是说明实施方式3的半导体器件的制造工序的剖面图。
图31是说明实施方式3的半导体器件的制造工序的剖面图。
图32是说明实施方式3的半导体器件的制造工序的剖面图。
图33是说明实施方式3的半导体器件的制造工序的剖面图。
图34是说明实施方式3的半导体器件的制造工序的剖面图。
图35是说明实施方式3的半导体器件的制造工序的剖面图。
图36是说明实施方式3的半导体器件的制造工序的剖面图。
图37是说明实施方式3的半导体器件的制造工序的剖面图。
图38是说明实施方式3的半导体器件的制造工序的剖面图。
图39是表示实施方式4的半导体器件的简略结构的剖面图。
图40是表示实施方式5的半导体器件的简略结构的剖面图。
图41是说明实施方式5的半导体器件的制造工序的剖面图。
图42是说明实施方式5的半导体器件的制造工序的剖面图。
图43是说明实施方式5的半导体器件的制造工序的剖面图。
图44是说明实施方式5的半导体器件的制造工序的剖面图。
图45是说明实施方式5的半导体器件的制造工序的剖面图。
图46是说明实施方式5的半导体器件的制造工序的剖面图。
图47是说明实施方式5的半导体器件的制造工序的剖面图。
图48是说明实施方式5的半导体器件的制造工序的剖面图。
图49是说明实施方式5的半导体器件的制造工序的剖面图。
图50是说明实施方式5的半导体器件的制造工序的剖面图。
图51是说明实施方式5的半导体器件的制造工序的剖面图。
图52是说明实施方式5的半导体器件的制造工序的剖面图。
图53是说明实施方式5的半导体器件的制造工序的剖面图。
图54是表示实施方式6的半导体器件的简略结构的剖面图。
图55是说明实施方式6的半导体器件的制造工序的剖面图。
图56是说明实施方式6的半导体器件的制造工序的剖面图。
图57是说明实施方式6的半导体器件的制造工序的剖面图。
图58是说明实施方式6的半导体器件的制造工序的剖面图。
图59是说明实施方式6的半导体器件的制造工序的剖面图。
图60是说明实施方式6的半导体器件的制造工序的剖面图。
图61是说明实施方式6的半导体器件的制造工序的剖面图。
图62是说明实施方式6的半导体器件的制造工序的剖面图。
图63是说明实施方式6的半导体器件的制造工序的剖面图。
图64是说明实施方式6的半导体器件的制造工序的剖面图。
图65是说明实施方式6的半导体器件的制造工序的剖面图。
图66是说明实施方式6的半导体器件的制造工序的剖面图。
图67是说明实施方式6的半导体器件的制造工序的剖面图。
图68是表示实施方式7的半导体器件的简略结构的剖面图。
图69是说明实施方式7的半导体器件的制造工序的剖面图。
图70是说明实施方式7的半导体器件的制造工序的剖面图。
图71是说明实施方式7的半导体器件的制造工序的剖面图。
图72是说明实施方式7的半导体器件的制造工序的剖面图。
图73是说明实施方式7的半导体器件的制造工序的剖面图。
图74是说明实施方式7的半导体器件的制造工序的剖面图。
图75是说明实施方式7的半导体器件的制造工序的剖面图。
图76是说明实施方式7的半导体器件的制造工序的剖面图。
图77是说明实施方式7的半导体器件的制造工序的剖面图。
图78是说明实施方式7的半导体器件的制造工序的剖面图。
图79是说明实施方式7的半导体器件的制造工序的剖面图。
图80是说明实施方式7的半导体器件的制造工序的剖面图。
图81是说明实施方式7的半导体器件的制造工序的剖面图。
图82是说明实施方式7的半导体器件的制造工序的剖面图。
图83是说明实施方式7的半导体器件的制造工序的剖面图。
图84是说明实施方式7的半导体器件的制造工序的剖面图。
图85是说明实施方式7的半导体器件的制造工序的剖面图。
图86是表示现有的半导体器件的简略结构的剖面图。
图87是说明现有的半导体器件的制造工序的剖面图。
图88是说明现有的半导体器件的制造工序的剖面图。
图89是说明现有的半导体器件的制造工序的剖面图。
图90是说明现有的半导体器件的制造工序的剖面图。
图91是说明现有的半导体器件的制造工序的剖面图。
符号说明
1硅基板          2沟槽
3氧化硅膜        4多晶硅膜
5氧化硅膜        6栅极绝缘膜
7栅电极          8源漏扩散层
9氧化硅膜        10氮化硅膜
11覆盖氧化膜     12层间绝缘膜
13接触孔         14布线层
15侧墙                    30沟槽型元件隔离
30′沟槽型元件隔离        40沟槽型元件隔离
101半导体基板             102沟槽
103氧化硅膜               104多晶硅膜
106栅极绝缘膜             107栅电极
108源漏扩散层             109氧化硅膜
110氮化硅膜               111覆盖氧化膜
115侧墙
具体实施方式
下面，根据附图详细地说明本发明的半导体器件及其制造方法的实施方式。再有，本发明不限于以下的记述，在不脱离本发明的宗旨的范围内可以进行适当变更。
实施方式1
图1是表示本发明实施方式1的半导体器件的简略结构的剖面图。在此半导体器件中，具有在设置于作为半导体基板的硅基板1内的沟槽2内隔着氧化硅膜3配置了作为导电膜的多晶硅膜4的薄型沟槽型元件隔离30、30′。在此，在沟槽型元件隔离30中，配置在沟槽2内的多晶硅膜4，遍及沟槽2内的底面上的整个沟槽宽度在整个表面上进行配置。此外，在沟槽型元件隔离30′中，配置在沟槽2内的多晶硅膜4，仅在沟槽2内的底面上的侧壁侧配置，不配置在沟槽2内的底面上的大致中央部附近。
在沟槽型元件隔离30中，多晶硅膜4的高度比硅基板1的表面低。此外，在沟槽型元件隔离30′中，多晶硅膜4的横方向的膜厚固定，且多晶硅膜4的高度比硅基板1的表面低。此外，在沟槽型元件隔离30′中，多晶硅膜4横方向的膜厚至少具有沟槽2的最小沟槽宽度的1/2以上的膜厚。并且，沟槽型元件30、30′中的多晶硅膜4的高度不依赖于沟槽型元件隔离的宽度即沟槽2的沟槽宽度，在整个沟槽型元件隔离30、30′中几乎固定。但是，由于后述的成膜或CMP、蚀刻等中的制造方法上的偏差，通常会存在所残留的多晶硅膜4的高度存在±10％左右的偏差的情况。
此外，在沟槽型元件隔离30、30′中，在多晶硅膜4上，形成由利用CVD法形成的氧化硅膜制成的覆盖氧化膜11。因此，此沟槽型元件隔离30、30′中，在覆盖氧化膜11中就不会存在鸟嘴。
此外，在元件的有源区中，在硅基板1上隔着栅极绝缘膜6形成栅电极7，并形成了由隔着栅电极7之下的沟道区域相对于栅电极自对准地形成的低浓度的杂质扩散层、和直至比此深的位置处且相对于栅电极和侧墙自对准地形成的高浓度的杂质扩散层构成的源漏扩散层8。在此，填充到沟槽内的多晶硅膜4的表面高度比基板表面更低，且在沟槽的侧壁部比高浓度的源漏扩散层8的下端更高。
在上述本实施方式的半导体器件中，由于覆盖氧化膜11不是热氧化形成的，而是使用CVD法形成的，所以，在覆盖氧化膜11中就不会存在鸟嘴。由此，就防止由向覆盖氧化膜11横方向的扩展所引起的有源区宽度的减少。其结果，使得预先设定的半导体器件的形状图形和实际制造出的半导体器件的形状图形的转换差变得非常小，防止了接触和有源区的接触边缘的减少、晶体管驱动能力的下降等的发生，实现了工作速度的提高、制造成品率的提高。因此，在该半导体器件中，可实现高品质的半导体器件。
此外，由于本实施方式的半导体器件中未使用氧化处理而形成覆盖氧化膜11，所以在半导体基板1及多晶硅膜4中就不会存在因氧化处理引起的半导体基板1及多晶硅膜4的应力。由此，在本实施方式的半导体器件中，能够防止起因于半导体基板1及多晶硅膜4的氧化处理的应力而导致的晶格缺陷的产生、和起因于该应力的产生引起的带隙变化而导致的结漏电电流的产生。因此，在此半导体器件中，能够提高半导体元件的制造成品率。即，可实现品质及生产性优异的半导体器件。
而且，由于在本实施方式的半导体器件中通过采用CVD法进行氧化膜的淀积而形成了覆盖氧化膜11，所以，即使在具有较宽的沟槽宽度的沟槽内，也能够防止存在于沟槽的内侧壁的多晶硅膜的薄膜化或消失。由此，能够可靠地防止起因于沟槽内的多晶硅膜的薄膜化或消失的元件隔离能力的下降，可实现能够稳定地、有效地进行元件隔离的高品质的半导体器件。
并且，在沟槽元件隔离30′中，由于多晶硅膜4横方向的膜厚至少具有沟槽2的最小沟槽宽度的1/2以上的膜厚，所以，即使在具有较宽的沟槽宽度的沟槽中，也可以防止存在于沟槽内侧壁的多晶硅膜的薄膜化或消失。由此，能够可靠地防止起因于沟槽内的多晶硅膜的薄膜化或消失的元件隔离能力的下降，可实现能够稳定地、有效地进行元件隔离的高品质的半导体器件。
并且，在本实施方式的半导体器件中，由于多晶硅膜4的表面高度在沟槽侧壁部比源漏扩散层8的下端高，所以在邻接的高浓度的源漏扩散层的电位不同的情况下，来自一个扩散层的电场的影响能够有效地抑制另一个扩散层中电位的变化。再有，在本实施方式中，所谓高浓度是杂质扩散层作为源漏起作用的浓度，例如，如果是NMOS，则砷、磷的浓度最好为1×1020/cm3以上，如果是PMOS，硼的浓度最好为1×1020/cm3以上，所谓低浓度是指比此低一个数量级的浓度。
接着，使用附图，说明上述本实施方式的半导体器件的制造方法。首先，如图2所示，对硅基板1的上表面进行热氧化，以例如5nm～30nm左右的膜厚形成氧化硅膜9。接着，如图2所示，在该氧化硅膜9上，形成例如50nm～200nm左右膜厚的氮化硅膜10。然后，使用照相制版技术及干法蚀刻技术，如图3所示，对将形成沟槽的部分加以开口的光刻胶21进行构图。此后，将该光刻胶21用作掩膜，进行氮化硅膜10、氧化硅膜9及硅基板1的各向异性蚀刻，形成沟槽2，去除光刻胶21。图4中示出了光刻胶21去除后的状态。在此，沟槽2的深度例如距基板表面深约150nm～500nm。
沟槽2形成后，通过执行该沟槽2的内壁表面的热氧化去除该沟槽2的内壁、即内侧面及底面的损伤部分，同时，如图5所示，在沟槽2的内壁上形成内壁氧化膜即氧化硅膜3，作为保护膜。这种氧化硅膜3例如以5nm～30nm左右的膜厚形成。
接着，如图6所示，在沟槽2的内壁上及氮化硅膜10上，例如通过CVD法，以沟槽2的最小沟槽宽度1/2以上的膜厚淀积掺磷的多晶硅膜4。在此，在多晶硅膜4的膜厚为沟槽2的最小沟槽宽度的1/2以上的情况下，如图6所示，在沟槽的沟槽宽度小的元件隔离30的区域中完全地填充多晶硅膜4。另一方面，在沟槽的沟槽宽度比多晶硅的膜厚的2倍大的元件隔离30′的区域中，如图6所示，在沟槽的底部和侧壁部淀积多晶硅膜4。在此，在本实施方式中，按比沟槽2的深度与氮化硅膜10的膜厚和氧化硅膜9的膜厚的总厚度更薄的膜厚，淀积多晶硅膜4。此情况下，在沟槽2的大致中央部不填充多晶硅膜4，而处于形成了空隙的状态。
例如，在沟槽2的最小沟槽宽度为200nm的情况下，按120nm～200nm左右的膜厚淀积掺磷的多晶硅膜4。此外，例如，所淀积的多晶硅膜4的膜厚为150nm的情况下，在沟槽宽度300nm以下的沟槽2中的沟区域中，完全地填充多晶硅膜4。另一方面，例如在多晶硅膜4的膜厚为150nm的情况下，在沟槽宽度为300nm以上的沟槽2中，在沟槽部的底部和侧壁上淀积多晶硅膜4。然后，在此情况下，在沟槽2的大致中央部处不填充多晶硅膜4，处于形成了空隙的状态。
淀积多晶硅膜4后，使用CMP法对多晶硅膜4的表面进行研磨，如图7所示，去除氮化硅膜10上的多晶硅膜4。
接着，利用各向异性蚀刻进行蚀刻，如图8所示，调整多晶硅膜4的表面高度，以使其比硅基板1的表面高度低。在本实施方式中，按比沟槽2的深度与氮化硅膜10的膜厚和氧化硅膜9的膜厚的总厚度更薄的膜厚淀积多晶硅膜4。由此，在本实施方式中，如图8所示，在沟槽的沟槽宽度比多晶硅的膜厚的2倍大的元件隔离30′的区域处，在沟槽2的大致中央部处不填充多晶硅膜4，处于露出沟槽底面的氧化硅膜3的状态。接着，利用CVD(化学汽相淀积，chemical vapor deposition)法，如图9所示，淀积氧化硅膜5以便填埋沟槽2。作为CVD法，例如可使用高密度等离子体(High-density plasma)CVD(化学汽相淀积，chemical vapor deposition)法(以下称为HDP CVD法)。
然后，在淀积氧化硅膜5后，将氮化硅膜10作为停止层，利用CMP法，对氧化硅膜5的整个表面进行研磨，如图10所示，在进行氧化硅膜5的平坦化的同时，通过去除在氮化硅膜10上形成的氧化硅膜5来形成覆盖氧化膜11。此时，在沟槽2的沟槽宽度比多晶硅膜4的2倍宽的元件隔离30′的区域中，还在由存在于沟槽2内侧壁的多晶硅膜4所形成的沟槽部2′中填充覆盖氧化膜11。即，氧化硅膜5和氧化硅膜3在沟槽2底面的大致中央部相连。
接着，为了调节沟槽型元件隔离30、30′的高度，例如，如图11所示，通过使用氢氟酸去除沟槽2内的覆盖氧化膜11(氧化硅膜5)表面的一部分，来调整覆盖氧化膜11(氧化硅膜5)的表面高度。接着，例如，使用热磷酸去除氮化硅膜10。并且，例如，如图12所示，通过使用氢氟酸去除氧化硅膜9来完成沟槽型元件隔离30、30′。
然后，在完成沟槽型元件隔离30、30′后，按照现有公知的MOSFET(金属氧化物半导体场效应晶体管，Metal Oxide Semiconductor Field EffectTransistor)的形成工序，利用离子注入法，形成阱区、沟道截止区域、用于控制阈值电压的沟道杂质层。此后，在硅基板1上形成栅极绝缘膜6，在该栅极绝缘膜6上淀积栅电极材料、例如多晶硅或钨硅化物等，通过构图形成栅电极7。然后，采用离子注入法，调整注入量和注入能量，由此相对于栅电极7自对准地形成低浓度的杂质扩散层，并且，在栅电极7的侧壁上形成侧墙15后，通过直至比低浓度的杂质扩散层更深的位置形成高浓度的杂质扩散层，来形成源漏扩散层8。在此，本实施方式中，调整源漏区域的下端，以使其在沟槽的侧壁部比填充到沟槽内的多晶硅膜4的表面高度更低。由此，就能够制造出图1所示的半导体器件。
在上述本实施方式的半导体器件的制造方法中，对多晶硅膜4上的覆盖氧化膜11(氧化硅膜5)的形成不采用热氧化，而使用CVD法。由此，就如使用现有的氧化处理形成覆盖氧化膜的情况那样，不会产生向横方向、即与硅基板1的面内方向大致平行方向的覆盖氧化膜，防止了因向覆盖氧化膜的横方向的氧化而导致的有源区宽度的减少。其结果，预先设定的半导体器件的形状图形和实际制造出的半导体器件的形状图形的转换差就会变得非常小，能够防止接触和有源区的接触边缘的减少、晶体管驱动能力的下降，并可提高工作速度，提高制造成品率。因此，能够制造品质及生产性优异的半导体器件。
此外，在本实施方式的半导体器件的制造方法中，由于在覆盖氧化膜11的形成中没有采用氧化处理，所以就不会引起半导体基板1及多晶硅膜4的体积变化而产生应力，没有起因于氧化而产生半导体基板1及多晶硅膜4的应力。由此，在本实施方式的半导体器件的制造方法中，就能够防止起因于半导体基板1及多晶硅膜4中的应力的发生而产生晶格缺陷，并能够防止起因于该应力的产生而产生带隙变化而导致的结漏电电流。因此，在此半导体器件的制造方法中，就能够抑制晶格缺陷的产生，减少结漏电电流的产生，并能够提高半导体元件的制造成品率。即，能够制造出品质及生产性优异的半导体器件。
此外，在本实施方式的半导体器件的制造方法中，由于在覆盖氧化膜11的形成中使用通过CVD法来淀积氧化膜，所以能够在具有较宽的沟槽宽度的沟槽中防止存在于沟槽内侧壁的多晶硅膜的薄膜化或消失。由此，能够可靠地防止起因于沟槽内的多晶硅膜的薄膜化或消失而使元件隔离能力下降，能够稳定地、有效地进行元件隔离。因此，能够制造出高品质的半导体器件。
而且，在本实施方式的半导体器件的制造方法中，由于在覆盖氧化膜11的形成中，采用通过CVD法来淀积氧化膜和通过CMP法的平坦化技术，所以，能够可靠地使覆盖氧化膜11的表面为平坦状态，不会产生台阶。由此，能够可靠地防止在后工序的栅电极的形成时起因于覆盖氧化膜11的表面形状而产生蚀刻残渣等，能够有效地防止栅电极的短路。因此，不需要用于防止栅电极短路而限制沟槽2的布图，能够实现沟槽2的布图自由度大的半导体器件。
此外，在本实施方式的半导体器件的制造方法中，在多晶硅膜4的去除中组合使用CMP法和各向异性蚀刻。由此，与现有的方法相比，就能够减少各向异性蚀刻的去除量，能够降低因沟槽2底部的蚀刻所引起的损伤，能够制造出可靠性高的半导体器件。
而且，在本实施方式的半导体器件的制造方法中，由于在沟槽型元件隔离30′中，多晶硅膜4的横方向的膜厚至少为沟槽2的最小沟槽宽度的1/2以上的膜厚，所以，即使在具有较宽的沟槽宽度的沟槽中，也能够防止存在于沟槽的内侧壁的多晶硅膜的薄膜化或消失。由此，能够更加可靠地防止起因于沟槽内的多晶硅膜的薄膜化或消失而降低元件隔离能力，能够制造出可稳定、有效地进行元件隔离的高品质的半导体器件。
并且，在本实施方式的半导体器件的制造方法中，由于高浓度的源漏扩散层8的下端形成得比在沟槽的侧壁部填充在沟槽内的多晶硅膜4的表面高度低，所以当邻接的高浓度的源漏扩散层的电位不同的时候，来自一个扩散层的电场的影响就能够通过多晶硅膜有效地抑制另一个扩散层中电位的变化。
再有，在上述说明中，作为填充在沟槽2内的导电膜，虽然例举了掺磷的多晶硅膜来进行说明，但本发明中的导电膜不限定于此，也能够使用掺硼或砷或锑的多晶硅膜(添加了掺杂剂的非单晶硅膜)、钨或钛等的金属膜、氮化钛或氮化钨等的金属氮化膜的导电膜等，即使在此情况下也能够获得和上述相同的效果。
实施方式2
图13是表示本发明实施方式2的半导体器件的简略结构的剖面图。在此半导体器件中，具有在作为半导体基板的硅基板1内设置的沟槽2内隔着氧化硅膜3配置了作为导电膜的多晶硅膜4的薄型的沟槽型元件隔离40。在此，在沟槽型元件隔离40中，遍及沟槽2内的底面上的整个沟槽宽度在整个表面上配置了多晶硅膜4。
在沟槽型元件隔离40中，多晶硅膜4的高度比硅基板1的表面低。此外，在沟槽型元件隔离40中的多晶硅膜4的高度不依赖于沟槽型元件隔离的宽度即沟槽2的沟槽宽度，在整个沟槽型元件隔离40中几乎恒定。但是，由于后述的成膜或CMP、蚀刻等中的制造方法上的偏差，通常存在所残留的多晶硅膜4的高度偏差±10％左右的情况。
此外，在沟槽型元件隔离40中，在多晶硅膜4上，形成由利用CVD法形成的氧化硅膜构成的覆盖氧化膜11。因此，该沟槽型元件隔离40中，在覆盖氧化膜11中，就不会存在鸟嘴。
此外，在元件的有源区中，在硅基板1上隔着栅极绝缘膜6形成栅电极7，形成了由隔着栅电极7之下的沟道区域且相对于栅电极自对准地形成的低浓度的杂质扩散层、和直至比此更深的位置且相对于栅电极和侧墙自对准地形成的高浓度的杂质扩散层构成的源漏扩散层8。在此，填充到沟槽内的多晶硅膜4的表面高度比基板表面低，且在沟槽的侧壁部处比高浓度的源漏扩散层8的下端高。再有，在图13及以下所示出的附图中，对于与在上述实施方式1中说明的图1的半导体器件相同的部件，为了便于理解，赋予相同的符号，并省略详细的说明。
在如上所述的本实施方式的半导体器件中，由于覆盖氧化膜11不是热氧化形成而是使用CVD法形成的，所以，在覆盖氧化膜11中就不会存在鸟嘴。由此，就防止了由向覆盖氧化膜11横方向的扩展引起的有源区宽度的减少。其结果，使得预先设定的半导体器件的形状图形和实际制造出的半导体器件的形状图形的转换差就会变得非常小，防止了接触和有源区的接触边缘的减少、晶体管驱动能力的下降等的发生，实现了工作速度的提高、制造成品率的提高。因此，在此半导体器件中，可实现高品质的半导体器件。
此外，由于本实施方式的半导体器件中未使用氧化处理而形成覆盖氧化膜11，所以在半导体基板1及多晶硅膜4中就不存在因氧化处理所引起的半导体基板1及多晶硅膜4的应力。由此，在本实施方式的半导体器件中，就能够防止起因于半导体基板1及多晶硅膜4的氧化处理的应力而导致的晶格缺陷的产生、和起因于该应力的产生使带隙的变化而导致的结漏电电流的产生。因此，在此半导体器件中，就能够提高半导体元件的制造成品率。即，可实现品质及生产性优异的半导体器件。
而且，由于在本实施方式的半导体器件中通过采用CVD法的氧化膜的淀积来形成覆盖氧化膜11，所以，即使在具有宽的沟槽宽度的沟槽内，也能够防止存在于沟槽的内侧壁的多晶硅膜的薄膜化或消失。由此，能够可靠地防止起因于沟槽内的多晶硅膜的薄膜化或消失所导致元件隔离能力的下降，可实现能够稳定地、有效地进行元件隔离的高品质的半导体器件。
并且，在本实施方式的半导体器件中，在沟槽元件隔离40中，配置在沟槽2内的多晶硅膜4遍及沟槽2内的底面上的整个沟槽宽度，在整个表面上进行配置。由此，能够完全地防止存在于沟槽的内侧壁的多晶硅膜的薄膜化或消失。
并且，在本实施方式的半导体器件中，由于多晶硅膜4的表面高度在沟槽的侧壁部处比源漏扩散层8的下端高，所以在邻接的高浓度的源漏扩散层的电位不同的情况下，来自一个扩散层的电场的影响就能够有效地抑制另一个扩散层中电位的变化。
接着，使用附图，说明如上所述的本实施方式的半导体器件的制造方法。
首先，如图14所示，对硅基板1的上表面进行热氧化，以例如5nm～30nm左右的膜厚形成氧化硅膜9。接着，如图14所示，在该氧化硅膜9上形成例如50nm～200nm左右膜厚的氮化硅膜10。然后，使用照相制版技术及干法蚀刻技术，如图15所示，对将形成沟槽的部分加以开口的光刻胶21进行构图。此后，将该光刻胶21用作掩膜进行氮化硅膜10、氧化硅膜9及硅基板1的各向异性蚀刻，形成沟槽2，去除光刻胶21。图16中示出了去除光刻胶21后的状态。在此，沟槽2的深度例如距基板表面深约150nm～500nm。
形成沟槽2之后，通过执行该沟槽2的内壁表面的热氧化，去除该沟槽2的内壁、即内侧面及底面的损伤部分，同时，如图17所示，在沟槽2的内壁上，形成内壁氧化膜即氧化硅膜3作为保护膜。这种氧化硅膜3例如以5nm～30nm左右的膜厚形成。
接着，例如通过CVD法，在沟槽2的内壁上及氮化硅膜10上，淀积掺磷的多晶硅膜4。在此，在本实施方式中，按比沟槽2的深度和氮化硅膜10的膜厚与氧化硅膜9的膜厚的总厚度更厚的膜厚，淀积多晶硅膜4。由此，在本实施方式中，如图18所示，变成利用多晶硅膜4填充具有各种沟槽宽度的所有沟槽2。因此，在本实施方式中，如上述实施方式1的情况那样，就不会成为在沟槽2的大致中央部处没有填充多晶硅膜4而形成空隙的状态，遍及沟槽2内的底面上的整个沟槽宽度在整个表面上配置了多晶硅膜4。
淀积多晶硅膜4后，使用CMP法对多晶硅膜4的表面进行研磨，如图19所示，去除氮化硅膜10上的多晶硅膜4。
接着，利用各向异性蚀刻进行蚀刻，如图20所示，调整多晶硅膜4的表面高度，以使其比硅基板1的表面高度低。接着，利用CVD法，如图21所示，淀积氧化硅膜5以便填埋沟槽2。作为CVD法，例如可使用HDP CVD法。
然后，在淀积氧化硅膜5后，将氮化硅膜10作为停止层，利用CMP法，对氧化硅膜5的整个表面进行研磨，如图22所示，在进行氧化硅膜5的平坦化的同时，通过去除在氮化硅膜10上形成的氧化硅膜5来形成覆盖氧化膜11。
接着，为了调节沟槽型元件隔离40的高度，例如，如图23所示，通过使用氢氟酸去除沟槽2内的覆盖氧化膜11(氧化硅膜5)表面的一部分，来调整覆盖氧化膜11(氧化硅膜5)的表面高度。接着，例如，使用热磷酸，去除氮化硅膜10。并且，例如，如图24所示，通过使用氢氟酸去除氧化硅膜9来完成沟槽型元件隔离40。
然后，在完成沟槽型元件隔离40后，按照现有公知的MOSFET的形成工序，通过离子注入法形成阱区、沟道截止区域、用于控制阈值电压的沟道杂质层。此后，在硅基板1上形成栅极绝缘膜6，在该栅极绝缘膜6上淀积栅电极材料、例如多晶硅或钨硅化物等，通过构图形成栅电极7。然后，采用离子注入法调整注入量和注入能量，由此相对于栅电极7自对准地形成低浓度的杂质扩散层，并且，在栅电极7的侧壁上形成侧墙15后，通过直至比低浓度的杂质扩散层深的位置处形成高浓度的杂质扩散层，来形成源漏扩散层8。在此，本实施方式中，调整源漏区域的下端，以使其在沟槽的侧壁部处比填充到沟槽内的多晶硅膜4的表面高度低。由此，就能够制造出图13所示的半导体器件。
在上述本实施方式的半导体器件的制造方法中，与实施方式1的情况相同，对多晶硅膜4上的覆盖氧化膜11(氧化硅膜5)的形成不采用热氧化，而使用CVD法。由此，就如使用现有的氧化处理形成覆盖氧化膜的情况那样，就不会产生向横方向、即与硅基板1的面内方向基本上平行方向的覆盖氧化膜的产生，防止了因向覆盖氧化膜的横方向的氧化而导致的有源区宽度的减少。其结果，使得预先设定的半导体器件的形状图形和实际制造出的半导体器件的形状图形的转换差就会变得非常小，能够防止接触与有源区的接触边缘的减少、晶体管驱动能力的下降，可提高工作速度，提高制造成品率。因此，能够制造出品质及生产性优异的半导体器件。
此外，在本实施方式的半导体器件的制造方法中，由于在覆盖氧化膜11的形成中没有采用氧化处理，所以就不会引起半导体基板1及多晶硅膜4的体积变化而产生应力，没有起因于半导体基板1及多晶硅膜4的应力的发生。由此，在本实施方式的半导体器件的制造方法中，能够防止起因于半导体基板1及多晶硅膜4中的应力的发生而产生晶格缺陷、或起因于该应力的产生的带隙变化而导致的结漏电电流的产生。因此，在此半导体器件的制造方法中，能够抑制晶格缺陷的产生，减少结漏电电流的产生，能够提高半导体元件的制造成品率。即，能够制造出品质及生产性优异的半导体器件。
此外，在本实施方式的半导体器件的制造方法中，由于在覆盖氧化膜1的形成中使用了通过CVD法的氧化膜的淀积，所以能够在具有较宽的沟槽宽度的沟槽中防止存在于沟槽内侧壁的多晶硅膜的薄膜化或消失。由此，能够可靠地防止起因于沟槽内的多晶硅膜的薄膜化或消失而导致元件隔离能力的下降，能够稳定地、有效地进行元件隔离。因此，能够制造出高品质的半导体器件。
而且，在本实施方式的半导体器件的制造方法中，由于在覆盖氧化膜11的形成中，采用通过CVD法的氧化膜的淀积和通过CMP法的平坦化技术，所以，能够可靠地使覆盖氧化膜11的表面为平坦状态，并不会产生台阶。由此，能够可靠地防止在后工序的栅电极的形成时起因于覆盖氧化膜11表面形状的蚀刻残渣等的产生，能够有效地防止栅电极的短路。因此，不需要用于防止栅电极短路而使沟槽2的布图受到限制，能够实现沟槽2的布图自由度大的半导体器件。
此外，在本实施方式的半导体器件的制造方法中，多晶硅膜4的去除也与实施方式1的情况相同，组合使用CMP法和各向异性蚀刻。由此，与现有的方法相比，能够减少各向异性蚀刻的去除量，能够降低沟槽2的底部的蚀刻引起的损伤，能够制造出可靠性高的半导体器件。
此外，本实施方式的半导体器件的制造方法中，在沟槽型元件隔离40的形成中，遍及沟槽2内的底面上的整个沟槽宽度，在整个表面上配置多晶硅膜4。由此，能够完全地防止存在于沟槽内侧壁的多晶硅膜的薄膜化或消失。
并且，在本实施方式的半导体器件的制造方法中，由于高浓度的源漏扩散层8的下端形成得比在沟槽的侧壁部填充在沟槽内的多晶硅膜4的表面高度低，所以当邻接的高浓度的源漏扩散层的电位不同的时候，来自一个扩散层的电场的影响就能够通过多晶硅膜有效地抑制另一个扩散层中电位的变化。
实施方式3
图25是表示本发明实施方式3的半导体器件的简略结构的剖面图。在此半导体器件中，具有在设置于作为半导体基板的硅基板1内的沟槽2内隔着氧化硅膜3配置了作为导电膜的多晶硅膜4的薄型的沟槽型元件隔离40。在此，在沟槽型元件隔离40中，遍及沟槽2内的底面上的整个沟槽宽度在整个表面上配置了多晶硅膜4。
在沟槽型元件隔离40中，多晶硅膜4的高度比硅基板1的表面低。此外，在沟槽型元件隔离40中的多晶硅膜4的高度不依赖于沟槽型元件隔离的宽度即沟槽2的沟槽宽度，在整个沟槽型元件隔离40中几乎恒定。但是，由于后述的成膜或CMP、蚀刻等中的制造方法上的偏差，通常存在所残留的多晶硅膜4的高度偏差±10％左右的情况。
此外，在沟槽型元件隔离40中，在多晶硅膜4上，形成由利用CVD法形成的由氧化硅膜构成的覆盖氧化膜11。因此，此沟槽型元件隔离40中，在覆盖氧化膜11中，就不会存在鸟嘴。
此外，在元件的有源区中，在硅基板1上隔着栅极绝缘膜6形成栅电极7，隔着栅电极7之下的沟道区域形成了源漏扩散层8。此外，在沟槽型元件隔离40上、栅电极7上及源漏扩散层8上，形成层间绝缘膜12，通过在该层间绝缘层12中形成的接触13，使它们与布线层14连接。再有，在图25及以下所示出的附图中，对于与在上述实施方式2中说明的图13的半导体器件相同的部件，为了便于理解，赋予相同的符号，并省略详细的说明。
在如上所述的本实施方式的半导体器件中，具有与上述实施方式2中的半导体器件相同的效果。而且，在此半导体器件中，由于遍及沟槽2内的底面上的整个沟槽宽度在整个表面上配置了多晶硅膜4，所以还具有能够容易地进行布线层14和多晶硅膜4的连接这样的优点。由此，就能够可靠地进行作为导电膜的多晶硅膜4的电位固定。作为施加电位，例如为了提高微细的N沟道MOS的隔离特性，优选从0V起施加负方向的电位，但由于担心隔着沟槽2内的氧化硅膜3在基板和导电膜间发生漏电，故优先施加电位直至约-1V，当绝对值与电源电压(1.0V或1.2V)相等时，就不必进行升压，所以更加理想。
此外，由于作为导电膜的多晶硅膜4的表面高度不依赖于沟槽型元件隔离的宽度即沟槽2的沟槽宽度，在整个沟槽型元件隔离40中几乎恒定，所以，到达导电膜的连接孔(接触13)也能够针对任何的隔离区域来形成。而且，在连接到隔离区域的源漏扩散层8中寄生并产生的电容也不依赖于沟槽型元件隔离的宽度，所以具有所谓能够降低工作速度的偏差的效果。
接着，使用附图，说明如上所述的本实施方式的半导体器件的制造方法。
首先，如图26所示，对硅基板1的上表面进行热氧化，以例如5nm～30nm左右的膜厚形成氧化硅膜9。接着，如图26所示，在该氧化硅膜9上形成例如50nm～200nm左右膜厚的氮化硅膜10。然后，使用照相制版技术及干法蚀刻技术，如图27所示，对将形成沟槽的部分加以开口的光刻胶21进行构图。此后，将该光刻胶21用作掩膜进行氮化硅膜10、氧化硅膜9及硅基板1的各向异性蚀刻，形成沟槽2，去除光刻胶21。图28中示出了光刻胶21去除后的状态。在此，沟槽2的深度例如距基板表面深约150nm～500nm。
形成沟槽2之后，通过执行该沟槽2的内壁表面的热氧化，去除该沟槽2的内壁、即内侧面及底面的损伤部分，同时，如图29所示，在沟槽2的内壁上形成作为保护膜的内壁氧化膜即氧化硅膜3。例如，以5nm～30nm左右的膜厚形成这种氧化硅膜3。
接着，例如通过CVD法，在沟槽2的内壁上及氮化硅膜10上淀积掺磷的多晶硅膜4。在此，在本实施方式中，按比沟槽2的深度和氮化硅膜10的膜厚与氧化硅膜9的膜厚的总膜厚更厚的膜厚，淀积多晶硅膜4。由此，在本实施方式中，如图30所示，变成利用多晶硅膜4填充具有各种沟槽宽度的所有沟槽2。
淀积了多晶硅膜4后，使用CMP法对多晶硅膜4的表面进行研磨，如图31所示，去除氮化硅膜10上的多晶硅膜4。
接着，利用各向异性蚀刻，进行蚀刻，如图32所示，调整多晶硅膜4的表面高度，以使其比硅基板1的表面高度低。接着，利用CVD法，如图33所示，淀积氧化硅膜5以便填埋沟槽2。作为CVD法，例如，可使用HDP CVD法。
然后，在淀积氧化硅膜5后，将氮化硅膜10作为停止层，利用CMP法，对氧化硅膜5的整个表面进行研磨，如图34所示，在进行氧化硅膜5的平坦化的同时，通过去除形成在氮化硅膜10上的氧化硅膜5来形成覆盖氧化膜11。
接着，为了调节沟槽型元件隔离40的高度，例如，如图35所示，通过使用氢氟酸去除沟槽2内的覆盖氧化膜11(氧化硅膜5)表面的一部分，来调整覆盖氧化膜11(氧化硅膜5)的表面高度。接着，例如，使用热磷酸，去除氮化硅膜10。并且，例如，如图36所示，通过使用氢氟酸，去除氧化硅膜9来完成沟槽型元件隔离40。
然后，在完成沟槽型元件隔离40后，按照现有公知的MOSFET的形成工序，通过离子注入法形成阱区、沟道截止区域、用于控制阈值电压的沟道杂质层。此后，在硅基板1上形成栅极绝缘膜6，在该栅极绝缘膜6上淀积栅电极材料、例如多晶硅或钨硅化物等，通过构图形成栅电极7。然后，采用离子注入法形成源漏扩散层8，如图37所示，形成侧墙15。
接着，在硅基板1上，形成由氧化硅膜、或氧化硅膜和氮化硅膜的层叠膜构成的层间绝缘膜12，如图38所示，形成深至栅电极7、源漏扩散层8、填充在沟槽型元件隔离40内的多晶硅膜4的接触孔13′。然后，在接触孔13′内填充例如钨作为插塞材料，通过镶嵌法形成布线层14，由此，就能够制造出图25所示的半导体器件。
在上述本实施方式的半导体器件的制造方法中，具有与实施方式2的半导体器件的制造方法相同的效果。此外，在此半导体器件中，由于遍及沟槽2内的底面上的整个沟槽宽度在整个表面上配置了多晶硅膜4，所以还具有能够容易地进行布线层14和多晶硅膜4的连接这样的优点。由此，就能够容易地进行导电膜的电位固定。而且，由于作为导电膜的多晶硅膜4的表面高度不依赖于沟槽型元件隔离的宽度即沟槽2的沟槽宽度，在整个沟槽型元件隔离40中几乎恒定，所以，就能够针对任何隔离区域，形成到达导电膜的连接孔(接触13)。
再有，在上述说明中，虽然说明了在沟槽的底面上的整个区域处设置了导电膜的情况，但即使在实施方式1说明的在沟槽的底面上的整个区域中不设置导电膜的情况也能够获得大致相同的效果。
实施方式4
图39是表示本发明实施方式4的半导体器件的简略结构的剖面图。在此半导体器件中，具有在设置于作为半导体基板的硅基板1内的沟槽2内隔着氧化硅膜3配置了作为导电膜的多晶硅膜4的薄型的沟槽型元件隔离50。在此，在沟槽型元件隔离50中，遍及沟槽2内的底面上的整个沟槽宽度在整个表面上配置了多晶硅膜4。
此外，在沟槽型元件隔离50中，在多晶硅膜4之上，形成由利用CVD法形成的氧化硅膜构成的覆盖氧化膜11。因此，此沟槽型元件隔离50中，就不会在覆盖氧化膜11中存在鸟嘴。
此外，在元件的有源区中，在硅基板1上隔着栅极绝缘膜6形成栅电极7，并形成了由隔着栅电极7之下的沟道区域相对栅电极自对准地形成的低浓度的杂质扩散层、和直至比此深的位置处相对于栅电极和侧墙自对准地形成的高浓度的杂质扩散层构成的源漏扩散层8。
再有，在图39中，对于与在上述实施方式1中说明的图1的半导体器件相同的部件，为了便于理解，赋予相同的符号，并省略详细的说明。
在此，在沟槽型元件隔离50中，填充在沟槽2内的多晶硅膜4，相对于沟槽2的侧壁被形成为凹状，沿沟槽2的侧壁部存在的该多晶硅膜4的表面高度比硅基板1的表面低，且比源漏扩散层8的下端高。此外，沟槽型元件隔离50中的多晶硅膜4的平坦部分的高度不依赖于沟槽型元件隔离50的宽度即沟槽2的沟槽宽度，在整个沟槽型元件隔离50中几乎恒定。但是，由于成膜或CMP、蚀刻等中的制造方法上的偏差，通常会存在所残留的多晶硅膜4的高度偏差±10％左右的情况。
如上所述的本实施方式的半导体器件基本上能够按照在上述实施方式2中说明的半导体器件的制造方法来制作。但是，如图20所示，在通过各向异性蚀刻执行多晶硅膜4的蚀刻来调整多晶硅膜4的表面高度以使其比硅基板1的表面高度低的工序中，某种程度地减弱各向异性的蚀刻，并进行增强各向同性的蚀刻。具体地，例如通过使用添加氟的蚀刻气体，执行多晶硅膜4的蚀刻，就能够实现。由此，能够制造出图39所示的本实施方式的半导体器件。
在如上所述的实施方式的半导体器件的制造方法中，在作为沟槽2内的导电膜的多晶硅膜4的平坦部的上部，与沿沟槽2的侧壁部存在的多晶硅膜4的上部相比较，存在膜厚更厚的覆盖氧化膜11。由此，在本实施方式的半导体器件中，除上述实施方式2中说明的效果之外，与实施方式2那样的沟槽2内的多晶硅膜4的高度固定的情况比较，在沟槽型元件隔离50上形成布线层的情况下，还能够减少寄生电容。其结果，能够更高速地工作。因此，根据本实施方式的半导体器件，就能够实现可进一步提高工作速度的高品质的半导体器件。
此外，在如上所述的本实施方式的半导体器件的制造方法中，在沟槽2内的多晶硅膜4的平坦部的上部，形成与沿沟槽2的侧壁部存在的多晶硅膜4的上部相比较膜厚更厚的覆盖氧化膜11。由此，在本实施方式的半导体器件的制造方法中，除上述实施方式2中说明的效果之外，与实施方式2那样的沟槽2内的多晶硅膜4的高度固定的情况比较，在沟槽型元件隔离50上形成布线层的情况下，还能够减少寄生电容。其结果，就能够制造出可更高速工作的半导体器件。因此，根据本实施方式的半导体器件，就能够制作出可进一步提高工作速度的高品质的半导体器件。
实施方式5
图40是表示本发明的实施方式5的半导体器件的简略结构的剖面图。在此半导体器件中，在半导体基板中形成导入了p型杂质的p阱区16及导入了n型杂质的n阱区17。在设置于p阱区16内及n阱区17内的沟槽2之内，具有隔着氧化硅膜3配置了作为导电膜的多晶膜4的薄型的沟槽型元件隔离60。在沟槽型元件隔离60中，遍及沟槽2内的底面上的整个沟槽宽度在整个表面上配置了多晶硅膜4。
此外，在沟槽型元件隔离60中，在多晶硅膜4之上，形成由利用CVD法形成的氧化硅膜构成的覆盖氧化膜11。因此，此沟槽型元件隔离60中，就不会在覆盖氧化膜11中存在鸟嘴。
此外，在元件的有源区中，在硅基板1上隔着栅极绝缘膜6形成栅电极7，并形成了由隔着栅电极7之下的沟道区域相对栅电极自对准地形成的低浓度的杂质扩散层、和直至比此深的位置处相对于栅电极和侧墙自对准地形成的高浓度的杂质扩散层而构成的源漏扩散层8。按照以上结构，在p阱区16中形成NMOS晶体管，在n阱区17中形成PMOS晶体管。
而且，在图40及以下示出的附图中，对于与在上述实施方式1中说明的图1的半导体器件相同的部件，为了便于理解，赋予相同的符号，并省略详细的说明。
在此，在沟槽型元件隔离60中，填充在沟槽2内的多晶硅膜4的表面高度比硅基板1的表面低，且在沟槽2的侧壁部比高浓度的源漏扩散层8的下端高。此外，沟槽型元件隔离60中的多晶硅膜4的高度(多晶硅膜4的横方向的膜厚)不依赖于沟槽型元件隔离60的宽度即沟槽2的沟槽宽度，在整个沟槽型元件隔离60中几乎恒定。但是，由于后述的成膜或CMP、蚀刻等中的制造方法上的偏差，通常会存在所残留的多晶硅膜4的高度偏差±10％左右的情况。此外，详细地说，在p阱区16的沟槽2内形成的多晶硅膜4是p型导电膜即p型多晶硅膜4′，详细地说，在n阱区17的沟槽2内形成的多晶硅膜是n型导电膜即n型多晶硅膜4”。
在如上所述的本实施方式的半导体器件中，p阱区16的沟槽2内的多晶硅是p型掺杂的p型多晶硅膜4′，n型区域17的沟槽2内的多晶硅是n型掺杂的n型多晶硅膜4”。由此，在本实施方式的半导体器件中，除上述实施方式2中说明的效果之外，还不容易使半导体基板1内的沟槽2的底部及侧壁部反转，能够提高元件隔离能力。因此，根据本实施方式的半导体器件，就可实现元件隔离能力更优异的高品质的半导体器件。
接着，使用附图，说明如上所述的本实施方式的半导体器件的制造方法。
首先，如图41所示，对硅基板1的上表面进行热氧化，以例如5nm～30nm左右的膜厚形成氧化硅膜9。接着，如图41所示，在该氧化硅膜9上形成例如50nm～200nm左右膜厚的氮化硅膜10。然后，使用照相制版技术及干法蚀刻技术，如图42所示，对将形成沟槽的部分加以开口的光刻胶21进行构图。此后，将该光刻胶21用作掩膜进行氮化硅膜10、氧化硅膜9及硅基板1的各向异性蚀刻，形成沟槽2，并去除光刻胶21。图43中示出了光刻胶21去除后的状态。在此，沟槽2的深度例如距基板表面深约150nm～500nm。
形成沟槽2之后，通过执行该沟槽2的内壁表面的热氧化，去除该沟槽2的内壁、即内侧面及底面的损伤部分，同时，如图44所示，在沟槽2的内壁上形成内壁氧化膜即氧化硅膜3作为保护膜。例如以5nm～30nm左右的膜厚形成这种氧化硅膜3。
接着，如图45所示，例如通过CVD法，在沟槽2的内壁上及氮化硅膜10上以比沟槽2的深度和氮化硅膜10的膜厚与氧化硅膜9的膜厚的总膜厚更厚的膜厚，淀积未掺杂杂质的多晶硅膜4。在此，在沟槽2的整个的沟槽宽度中完全地填充多晶硅膜。
淀积多晶硅膜4之后，使用CMP法，对多晶硅膜4的表面进行研磨，如图46所示，去除氮化硅膜10上的多晶硅膜4。
接着，利用各向异性蚀刻进行蚀刻，如图47所示，调整多晶硅膜4的表面高度，以使其比硅基板1的表面高度低。接着，利用CVD(化学气相淀积，chemical vapor deposition)法，如图48所示，淀积氧化硅膜5以便填埋沟槽2。作为CVD法，例如可使用高密度等离子体(High-density plasma)CVD(chemicalvapor deposition)法(下面称HDP CVD法)。
然后，在淀积氧化硅膜5之后，将氮化硅膜10作为停止层，利用CMP法，对氧化硅膜5的整个表面进行研磨，如图49所示，进行氧化硅膜5的平坦化，同时，通过去除在氮化硅膜10上形成的氧化硅膜5来形成覆盖氧化膜11。
接着，为了调节沟槽型元件隔离60的高度，例如，如图50所示，通过使用氢氟酸去除沟槽2内的覆盖氧化膜11(氧化硅膜5)表面的一部分，来调整覆盖氧化膜11(氧化硅膜5)的表面高度。接着，例如，使用热磷酸，去除氮化硅膜10。并且，例如，如图51所示，通过使用氢氟酸去除氧化硅膜9来完成沟槽型元件隔离60。
接着，使用照相制版技术，如图52所示，形成开口成为p阱区16的区域的抗蚀剂22。然后，将该抗蚀剂作为掩膜，改变能量多段注入硼(B)离子。此时，作为注入条件的一个例子，例如条件为：在300KeV下1×1013cm2、在100KeV下6×1012cm2、在10KeV下1×1013cm2。通过此注入，形成其下端比沟槽2的下表面更深的p阱区16。此外，此时，由于同时还在p阱区16的多晶硅膜4中注入硼(B)离子，所以就形成了多晶硅膜4′。
接着，使用照相制版技术，如图53所示，形成开口成为n阱区17的区域抗蚀剂23。然后，将该抗蚀剂作为掩膜，改变能量多段注入磷(P)离子。此时，作为注入条件的一个例子，例如条件为：在600KeV下1×1013cm2、在300KeV下6×1012cm2、在30KeV下1×1013cm2。通过此注入，形成其下端比沟槽2的下表面更深的n阱区17。此外，此时，由于同时还在n阱区17的多晶硅膜4中注入磷(P)离子，所以就形成了多晶硅膜4”。
然后，完成p阱区16、n阱区17之后，按照现有公知的MOSFET(金属氧化物半导体场效应晶体管，Metal Oxide Semiconductor Field Effect Transistor)的形成工序，在硅基板1上形成栅极绝缘膜6，在该栅极绝缘膜6上淀积栅电极材料、例如多晶硅或钨硅化物等，通过构图形成栅电极7。
然后，采用离子注入法，调整注入量和注入能量，由此相对于栅电极7自对准地形成低浓度的杂质扩散层，并且，在栅电极7的侧壁上形成侧墙15后，通过直至比低浓度的杂质扩散层更深的位置处形成高浓度的杂质扩散层，来形成源漏扩散层8。在此，本实施方式中，调整源漏区域的下端，以使其在沟槽2的侧壁部比填充到沟槽2内的多晶硅膜4的表面高度低。此外，此时，使用照相制版技术，通过区分导入的杂质的导电类型，在p阱区16中形成NMOS晶体管，在n阱区17中形成PMOS晶体管。由此，就能够制造出图40所示的半导体器件。
在如上所述的本实施方式的半导体器件的制造方法中，用p型掺杂的p型多晶硅膜4′来形成p阱区16的沟槽2内的多晶硅，用n型掺杂的n型多晶硅膜4”来形成n阱区17的沟槽2内的多晶硅。由此，在本实施方式的半导体器件的制造方法中，除上述实施方式2中说明的效果之外，还不容易使半导体基板1内的沟槽2的底部及侧壁部反转，能够实现元件隔离能力的提高。因此，根据本实施方式的半导体器件的制造方法，就可制作出元件隔离能力更优异的高品质的半导体器件。并且，在本实施方式的半导体器件的制造方法中，由于向沟槽内的多晶硅膜的不同的多种杂质的导入兼为阱形成工序，所以就不会增加制造工序数量。
实施方式6
图54是表示本发明的实施方式6的半导体器件的简略结构的剖面图。在此半导体器件中，在半导体基板中形成导入了p型杂质的p阱区16及导入了n型杂质的n阱区17。在p阱区16内及n阱区17内设置的沟槽2内，具有隔着氧化硅膜3配置了作为导电膜的多晶膜4的薄型的沟槽型元件隔离70、70′、70”。在此，在沟槽型元件隔离70′、70”中，遍及沟槽2内的底面上的整个沟槽宽度在整个表面上配置了多晶硅膜4。此外，在沟槽型元件隔离70中，配置在沟槽2内的多晶硅膜4(4′、4”)仅配置在沟槽2内的底面上的侧壁侧，而不配置在沟槽2内的底面上的大致中央部附近。
此外，在沟槽型元件隔离70、70′、70”中，在多晶硅膜4之上，形成由利用CVD法形成的氧化硅膜构成的覆盖氧化膜11。因此，此沟槽型元件隔离70、70′、70”中，就不会在覆盖氧化膜11中存在鸟嘴。
此外，在元件的有源区中，在硅基板1上隔着栅极绝缘膜6形成栅电极7，并形成了由隔着栅电极7之下的沟道区域相对于栅电极自对准地形成的低浓度的杂质扩散层、和直至比此深的位置处相对于栅电极和侧墙自对准地形成的高浓度的杂质扩散层构成的源漏扩散层8。按照以上结构，就在p阱区16中形成NMOS晶体管，在n阱区17中形成PMOS晶体管。
再有，在图54及以下示出的附图中，对于与在上述实施方式1中说明的图1的半导体器件相同的部件，为了便于理解，赋予相同的符号，并省略详细的说明。
在此，在沟槽型元件隔离70、70′、70”中，填充在沟槽2内的多晶硅膜4的表面高度比硅基板1的表面低，且在沟槽的侧壁部比高浓度的源漏扩散层8的下端高。此外，沟槽型元件隔离70、70′、70”中的多晶硅膜4的高度不依赖于沟槽型元件隔离的宽度即沟槽2的沟槽宽度，在整个沟槽型元件隔离70、70′、70”中几乎恒定。但是，由于后述的成膜或CMP、蚀刻等中的制造方法上的偏差，通常会存在所残留的多晶硅膜4的高度偏差±10％左右的情况。此外，详细地，在p阱区16的沟槽2内形成的多晶硅膜4就是p型导电膜即p型多晶硅膜4′，详细地，在n阱区17的沟槽2内形成的多晶硅膜4就是n型导电膜即n型多晶硅膜4”。
在如上所述的本实施方式的半导体器件中，p阱区16的沟槽2内的多晶硅是p型掺杂的p型多晶硅膜4′，n型区域17的沟槽2内的多晶硅是n型掺杂的n型多晶硅膜4”。而且，在沟槽型元件隔离70中，导电类型不同的多晶硅膜4′和多晶硅膜4”在沟槽2内被完全隔离。由此，在本实施方式的半导体器件中，除上述实施方式3、5中说明的效果之外，还防止了各个导电膜彼此即多晶硅膜4′和多晶硅膜4”的干扰，能够提高晶体管元件的稳定性。因此，根据本实施方式的半导体器件，就能够实现工作稳定性优异的高品质的半导体器件。
接着，使用附图，说明如上所述的本实施方式的半导体器件的制造方法。
首先，如图55所示，对硅基板1的上表面进行热氧化，以例如5nm～30nm左右的膜厚形成氧化硅膜9。接着，如图55所示，在该氧化硅膜9上形成例如50nm～200nm左右膜厚的氮化硅膜10。然后，使用照相制版技术及干法蚀刻技术，如图56所示，对将形成沟槽的部分加以开口的光刻胶21进行构图。此后，将该光刻胶21用作掩膜，进行氮化硅膜10、氧化硅膜9及硅基板1的各向异性蚀刻，形成沟槽2，并去除光刻胶21。图57中示出了光刻胶21去除后的状态。在此，沟槽2的深度例如距基板表面深约150nm～500nm。
形成沟槽2之后，通过执行该沟槽2的内壁表面的热氧化，去除该沟槽2的内壁、即内侧面及底面的损伤部分，同时，如图58所示，在沟槽2的内壁上形成内壁氧化膜即氧化硅膜3作为保护膜。这种氧化硅膜3例如以5nm～30nm左右的膜厚形成。
接着，如图59所示，例如通过CVD法，在沟槽2的内壁上及氮化硅膜10上以沟槽2的最小沟槽宽度的1/2以上的膜厚淀积没有掺杂杂质的多晶硅膜4。在此，在多晶硅膜4的膜厚为沟槽2的最小沟槽宽度的1/2以上的情况下，如图59所示，在沟槽的沟槽宽度小的元件隔离70′、70”的区域中完全地填充多晶硅膜4。另一方面，在沟槽的沟槽宽度比多晶硅的膜厚的2倍大的元件隔离70的区域中，如图59所示，在沟槽的底部和侧壁部处淀积多晶硅膜4。在此，在本实施方式中，以比沟槽2的深度和氮化硅膜10的膜厚与氧化硅膜9的膜厚的总厚度更薄的膜厚淀积多晶硅膜4。此情况下，在沟槽2的大致中央部处不填充多晶硅膜4，成为形成空隙的状态。
例如，在沟槽2的最小沟槽宽度为200nm的情况下，以120～200nm左右的膜厚淀积掺磷的多晶硅膜4。此外，例如当淀积的多晶硅膜4的膜厚为150nm的情况下，在沟槽宽度300nm以下的沟槽2中的沟区域中，完全地填充多晶硅膜4。另一方面，例如，在多晶硅膜4的膜厚为150nm的情况下，在沟槽宽度300nm以上的沟槽2中，在沟槽部的底部和侧壁上淀积多晶硅膜4。而且，此情况下，在沟槽2的大致中央部处不填充多晶硅膜4，成为形成空隙的状态。
淀积多晶硅膜4之后，使用CMP法，对多晶硅膜4的表面进行研磨，如图60所示，去除氮化硅膜10上的多晶硅膜4。
接着，利用各向异性蚀刻进行蚀刻，如图61所示，调整多晶硅膜4的表面高度，以使其比硅基板1的表面高度低。此时，由于在沟槽宽度宽的沟槽部去除了底部中央的多晶硅膜4，所以仅在沟槽的侧壁部残留多晶硅膜4。即，在本实施方式中，以比沟槽2的深度和氮化硅膜10的膜厚与氧化硅膜9的膜厚的总厚度更薄的膜厚淀积多晶硅膜4。由此，在本实施方式中，如图61所示，在沟槽的沟槽宽度比多晶硅的膜厚的2倍大的元件隔离70的区域中，成为在沟槽2的大致中央部没有填充多晶硅膜4，露出沟槽底面的氧化硅膜3的状态。
接着，利用CVD(化学汽相淀积，chemical vapor deposition)法，如图62所示，淀积氧化硅膜5以便填埋沟槽2。作为CVD法，例如可使用高密度等离子体(High-density plasma)CVD(chemical vapor deposition)法(在下文中，称为HDPCVD法)。
然后，在淀积氧化硅膜5之后，将氮化硅膜10作为停止层，利用CMP法，对氧化硅膜5的整个表面进行研磨，如图63所示，在进行氧化硅膜5的平坦化的同时，通过去除在氮化硅膜10上形成的氧化硅膜5来形成覆盖氧化膜11。此时，在沟槽2的沟槽宽度比多晶硅膜4的2倍宽的元件隔离70的区域中，在由存在于沟槽2内侧壁的多晶硅膜4形成的沟槽2′中也填充覆盖氧化膜11。即，变成氧化硅膜5和氧化硅膜3在沟槽2底面的大致中央部相连。
接着，为了调节沟槽型元件隔离高度，例如，如图64所示，通过使用氢氟酸去除沟槽2内的覆盖氧化膜11(氧化硅膜5)表面的一部分，来调整覆盖氧化膜11(氧化硅膜5)的表面高度。接着，例如，使用热磷酸去除氮化硅膜10。并且，例如，如图65所示，通过使用氢氟酸去除氧化硅膜9来完成沟槽型元件隔离70、70′、70”。
接着，使用照相制版技术，如图66所示，形成开口成为p阱区16区域的抗蚀剂22。然后，将该抗蚀剂作为掩膜，改变能量，多段地注入硼(B)离子。作为此时的注入条件的一个例子，例如条件为：在300KeV下1×1013cm2、在100KeV下6×1012cm2、在10KeV下1×1013cm2。通过此注入，就形成了其下端比沟槽2的下面更深的p阱区16。此外，此时，由于同时还在p阱区16的多晶硅膜4中注入硼(B)离子，所以形成多晶硅膜4′。
接着，使用照相制版技术，如图67所示，形成开口成为n阱区17区域的抗蚀剂23。然后，将该抗蚀剂作为掩膜，改变能量，多段地注入磷(P)离子。作为此时的注入条件的一个例子，例如条件为：在600KeV下1×1013cm2、在300KeV下6×1012cm2、在30KeV下1×1013cm2。通过此注入，就形成了其下端比沟槽2的下面更深的n阱区17。此外，此时，由于同时还在n阱区17的多晶硅膜4中注入磷(P)离子，所以形成多晶硅膜4”。
而且，完成p阱区16、n阱区17之后，按照现有公知的MOSFET(金属氧化物半导体场效应晶体管，Metal Oxide Semiconductor Field Effect Transistor)的形成工序，在硅基板1上形成栅极绝缘膜6，在该栅极绝缘膜6上淀积栅电极材料、例如多晶硅或钨硅化物等，通过构图形成栅电极7。
然后，采用离子注入法调整注入量和注入能量，由此相对于栅电极7自对准地形成低浓度的杂质扩散层，并且，在栅电极7的侧壁上形成侧墙15后，通过直到比低浓度的杂质扩散层深的位置形成高浓度的杂质扩散层，来形成源漏扩散层8。在此，本实施方式中，调整源漏区域的下端，以使其在沟槽2的侧壁部比填充到沟槽2内的多晶硅膜4的表面高度低。此外，此时，使用照相制版技术，通过区分导入的杂质的导电类型，在p阱区16中形成NMOS晶体管，在n阱区17中形成PMOS晶体管。由此，就能够制造出图54所示的半导体器件。
在如上所述的本实施方式的半导体器件的制造方法中，作为p型掺杂的p型多晶硅膜4′形成p阱区16的沟槽2内的多晶硅，作为n型掺杂的n型多晶硅膜4”形成n阱区17的沟槽2内的多晶硅。而且，在沟槽型元件隔离70中，在沟槽2内完全隔离、形成导电类型不同的多晶硅膜4′和多晶硅膜4”。由此，在本实施方式的半导体器件中，除上述实施方式1、5中说明的效果之外，还防止了各个导电膜彼此即多晶硅膜4′和多晶硅膜4”的干扰，能够提高晶体管元件的稳定性。因此，根据本实施方式的半导体器件的制造方法，能够制造出工作的稳定性优异的高品质的半导体器件。
实施方式7
图68是表示本发明的实施方式7的半导体器件的简略结构的剖面图。在此半导体器件中，在半导体基板中形成导入了p型杂质的p阱区16及导入了n型杂质的n阱区17。在设置于p阱区16内及n阱区17内沟槽2内，具有隔着氧化硅膜3配置了作为导电膜的多晶膜4的薄型的沟槽型元件隔离70、70′、70”。在此，在沟槽型元件隔离70′、70”中，遍及沟槽2内的底面上的整个沟槽宽度在整个表面上配置了多晶硅膜4。此外，在沟槽型元件隔离70中，配置在沟槽2内的多晶硅膜4(4′、4”)仅配置在沟槽2内的底面上的侧壁侧上，而不在沟槽2内的底面上的大致中央部附近处进行配置。
此外，在沟槽型元件隔离70、70′、70”中，在多晶硅膜4之上，形成由利用CVD法形成的氧化硅膜制成的覆盖氧化膜11。因此，此沟槽型元件隔离70、70′、70”中，就不会在覆盖氧化膜11中存在鸟嘴。
此外，在元件的有源区中，在硅基板1上隔着栅极绝缘膜6形成栅电极7，形成了由隔着栅电极7之下的沟道区域相对于栅电极自对准地形成的低浓度的杂质扩散层、和直至比此深的位置相对于栅电极和侧墙自对准地形成的高浓度的杂质扩散层构成的源漏扩散层8。按照以上结构，在p阱区16中形成NMOS晶体管，在n阱区17中形成PMOS晶体管。
然后，在沟槽型元件隔离70、70′、70”上、栅电极7上及源漏扩散层8上形成层间绝缘膜12，通过在该层间绝缘膜12上形成的接触13，它们与布线层14连接。
再有，在图68及以下示出的附图中，对于与在上述实施方式6中说明的图54的半导体器件相同的部件，为了便于理解，赋予相同的符号，并省略详细的说明。
在此，在沟槽型元件隔离70、70′、70”中，填充在沟槽2内的多晶硅膜4的表面高度比硅基板1的表面低，且在沟槽的侧壁部比高浓度的源漏扩散层8的下端高。此外，沟槽型元件隔离70、70′、70”中的多晶硅膜4的高度不依赖于沟槽型元件隔离的宽度即沟槽2的沟槽宽度，在整个沟槽型元件隔离70、70′、70”中几乎恒定。但是，由于后述的成膜或CMP、蚀刻等中的制造方法上的偏差，通常存在所残留的多晶硅膜4的高度偏差±10％左右的情况。此外，详细地，在p阱区16的沟槽2内形成的多晶硅膜4就是p型导电膜即p型多晶硅膜4′，详细地，在n阱区17的沟槽2内形成的多晶硅膜4就是n型导电膜即n型多晶硅膜4”。
在如上所述的本实施方式的半导体器件中，p阱区16的沟槽2内的多晶硅是p型掺杂的p型多晶硅膜4′，n型区域17的沟槽2内的多晶硅是n型掺杂的n型多晶硅膜4”。而且，在沟槽型元件隔离70中，导电类型不同的多晶硅膜4′和多晶硅膜4”在沟槽2内被完全隔离。由此，这些多晶硅膜4(4′、4”)通过各个接触13连接到布线层14，能够固定为不同的电位。
由此，在本实施方式的半导体器件中，除上述实施方式3、5、6中说明的效果之外，还能在p阱区16内的沟槽型元件隔离、n阱区17内的沟槽型元件隔离中分别施加最合适的电压，能够进一步实现沟槽型元件隔离的隔离特性。因此，根据本实施方式的半导体器件，就可实现隔离特性更优异的高品质的半导体器件。
再有，作为施加电位，例如在NMOS晶体管的情况下，优选0～-1V左右，在PMOS晶体管的情况下，优选0～1V左右，如实施方式3所述，优选绝对值与电源电压相等或在电源电压以下。
接着，使用附图，说明如上所述的本实施方式的半导体器件的制造方法。
首先，如图69所示，对硅基板1的上表面进行热氧化，以例如5nm～30nm左右的膜厚形成氧化硅膜9。接着，如图69所示，在该氧化硅膜9上形成例如50nm～200nm左右膜厚的氮化硅膜10。然后，使用照相制版技术及干法蚀刻技术，如图70所示，对将形成沟槽的部分加以开口的光刻胶21进行构图。此后，将该光刻胶21用作掩膜进行氮化硅膜10、氧化硅膜9及硅基板1的各向异性蚀刻，形成沟槽2，并去除光刻胶21。图71中示出了光刻胶21去除后的状态。在此，沟槽2的深度例如距基板表面深约150nm～500nm。
形成沟槽2之后，通过执行该沟槽2的内壁表面的热氧化，去除该沟槽2的内壁、即内侧面及底面的损伤部分，同时，如图72所示，在沟槽2的内壁上形成内壁氧化膜即氧化硅膜3作为保护膜。这种氧化硅膜3例如以5nm～30nm左右的膜厚形成。
接着，如图73所示，例如通过CVD法，在沟槽2的内壁上及氮化硅膜10上以沟槽2的最小沟槽宽度的1/2以上的膜厚淀积没有掺杂杂质的多晶硅膜4。在此，在多晶硅膜4的膜厚为沟槽2的最小沟槽宽度的1/2以上的情况下，如图73所示，在沟槽的沟槽宽度小的元件隔离70′、70”的区域中完全地填充多晶硅膜4。另一方面，在沟槽的沟槽宽度比多晶硅的膜厚的2倍大的元件隔离70的区域中，如图73所示，在沟槽的底部和侧壁部淀积多晶硅膜4。在此，在本实施方式中，以比沟槽2的深度和氮化硅膜10的膜厚与氧化硅膜9的膜厚的总厚度更薄的膜厚淀积多晶硅膜4。此情况下，在沟槽2的大致中央部不填充多晶硅膜4，成为形成空隙的状态。
例如，在沟槽2的最小沟槽宽度为200nm的情况下，以120～200nm左右的膜厚淀积掺磷的多晶硅膜4。此外，例如淀积的多晶硅膜4的膜厚为150nm的情况下，在沟槽宽度300nm以下的沟槽2中的沟区域中，完全地填充多晶硅膜4。另一方面，例如，在多晶硅膜4的膜厚为150nm的情况下，在沟槽宽度300nm以上的沟槽2中，在沟槽部的底部和侧壁上淀积多晶硅膜4。而且，此情况下，在沟槽2的大致中央部处就不填充多晶硅膜4，成为形成空隙的状态。
淀积多晶硅膜4之后，使用CMP法，对多晶硅膜4的表面进行研磨，如图74所示，去除氮化硅膜10上的多晶硅膜4。
接着，利用各向异性蚀刻进行蚀刻，如图75所示，调整多晶硅膜4的表面高度，以使其比硅基板1的表面高度低。此时，由于在沟槽宽度宽的沟槽部去除了底部中央的多晶硅膜4，所以仅在沟槽的侧壁部残留多晶硅膜4。即，在本实施方式中，以比沟槽2的深度和氮化硅膜10的膜厚与氧化硅膜9的膜厚的总厚度更薄的膜厚淀积多晶硅膜4。由此，在本实施方式中，如图75所示，在沟槽的沟槽宽度比多晶硅的膜厚的2倍大的元件隔离70的区域中，成为在沟槽2的大致中央部处没有填充多晶硅膜4、露出沟槽底面的氧化硅膜3的状态。
接着，利用CVD(化学汽相淀积，chemical vapor deposition)法，如图76所示，淀积氧化硅膜5以便填埋沟槽2。作为CVD法，例如可使用高密度等离子体(High-density plasma)CVD(chemical vapor deposition)法(在下文中，称为HDP CVD法)。
然后，在淀积氧化硅膜5之后，将氮化硅膜10作为停止层，利用CMP法，对氧化硅膜5的整个表面进行研磨，如图77所示，在进行氧化硅膜5的平坦化的同时，通过去除在氮化硅膜10上形成的氧化硅膜5来形成覆盖氧化膜11。此时，在沟槽2的沟槽宽度比多晶硅膜4的2倍宽的元件隔离70的区域中，在由存在于沟槽2内侧壁的多晶硅膜4形成的沟槽2′中也填充覆盖氧化膜11。即，变成氧化硅膜5和氧化硅膜3在沟槽2底面的大致中央部相连。
接着，为了调节沟槽型元件隔离高度，例如，如图78所示，通过使用氢氟酸去除沟槽2内的覆盖氧化膜11(氧化硅膜5)表面的一部分，来调整覆盖氧化膜11(氧化硅膜5)的表面高度。接着，例如，使用热磷酸去除氮化硅膜10。并且，例如，如图79所示，通过使用氢氟酸去除氧化硅膜9来完成沟槽型元件隔离70、70′、70”。
接着，使用照相制版技术，如图80所示，形成开口成为p阱区16区域的抗蚀剂22。然后，将该抗蚀剂作为掩膜，改变能量，多段地注入硼(B)离子。作为此时的注入条件的一个例子，例如条件为：在300KeV下1×1013cm2、在100KeV下6×1012cm2、在10KeV下1×1013cm2。通过此注入，形成其下端比沟槽2的下面更深的p阱区16。此外，此时，由于同时还在p阱区16的多晶硅膜4中注入硼(B)离子，所以形成多晶硅膜4′。
接着，使用照相制版技术，如图81所示，形成开口成为n阱区17的区域的抗蚀剂23。然后，将该抗蚀剂作为掩膜，改变能量，多段地注入磷(P)离子。作为此时的注入条件的一个例子，例如条件为：在600KeV下1×1013cm2、在300KeV下6×1012cm2、在30KeV下1×1013cm2。通过此注入，形成其下端比沟槽2的下面更深的n阱区17。此外，此时，由于同时还在n阱区17的多晶硅膜4中注入磷(P)离子，所以形成多晶硅膜4”。
然后，完成p阱区16、n阱区17之后，按照现有公知的MOSFET(金属氧化物半导体场效应晶体管，Metal Oxide Semiconductor Field Effect Transistor)的形成工序，在硅基板1上形成栅极绝缘膜6，在该栅极绝缘膜6上淀积栅电极材料、例如多晶硅或钨硅化物等，通过构图形成栅电极7。
然后，采用离子注入法，调整注入量和注入能量，由此，相对于栅电极7自对准地形成低浓度的杂质扩散层，并且，在栅电极7的侧壁上形成侧墙15后，通过直到比低浓度的杂质扩散层深的位置形成高浓度的杂质扩散层，来形成源漏扩散层8。在此，本实施方式中，调整源漏区域的下端，以使其在沟槽的侧壁部处比填充到沟槽内的多晶硅膜4的表面高度低。然后，如图82所示，形成侧墙15。此外，此时，使用照相制版技术，通过区分导入的杂质的导电类型，在p阱区16中形成NMOS晶体管，在n阱区17中形成PMOS晶体管。
接着，在硅基板1上形成由氧化硅膜、或氧化硅膜和氮化硅膜的层叠膜组成的层间绝缘膜12，如图83所示，形成深达栅电极7、源漏扩散层8、填充在沟槽型元件隔离70、70′、70”内的多晶硅膜4的接触孔13′。然后，在接触孔13′内填充例如钨作为插塞材料，通过镶嵌法形成布线层14，由此，就能够制造出图68所示的半导体器件。
在如上所述的本实施方式的半导体器件的制造方法中，作为p型掺杂的p型多晶硅膜4′形成p阱区16的沟槽2内的多晶硅，作为n型掺杂的n型多晶硅膜4”形成n阱区17的沟槽2内的多晶硅。而且，在沟槽型元件隔离70中，在沟槽2内完全隔离、形成导电类型不同的多晶硅膜4′和多晶硅膜4”。并且，通过各个接触13将这些多晶硅膜4(4′、4”)连接到布线层14，能够固定为不同的电位。
由此，在本实施方式的半导体器件中，除上述实施方式3、5、6中说明的效果之外，还能在p阱区16内的沟槽型元件隔离、n阱区17内的沟槽型元件隔离中分别施加最合适的电压，能够进一步实现沟槽型元件隔离的隔离特性。因此，根据本实施方式的半导体器件的制造方法，能够制造出隔离特性更优异的高品质的半导体器件。
再有，就导电层的电位固定区域而言，也可以执行仅p阱区16区域内的导电层和n阱区17区域内的导电层的任意一部分的电位固定。此外，对于导电层的电位固定区域而言，在同一芯片内，也可以将执行电位固定的区域和成为浮置的区域集成在一起。例如，在周边电路的微细隔离区域中，执行电位固定，在没有形成接触的空间的存储单元区域中，成为浮置。
图84是表示沟槽2内的导电膜和布线的连接形态的变化例的剖面图。在图84中，连接作为导电层的多晶硅膜4和布线层14的接触13被形成在作为沟槽2内的导电膜的多晶硅膜4上部的至少一部分和该多晶硅膜4侧壁的一部分之上。由此，就能够增大构成接触13的插塞材料(导电膜)和作为沟槽2内的导电膜的多晶硅膜4的接触面积，并能够稳定地进行电连接。此外，与仅在多晶硅膜4的上面连接接触13的插塞材料(导电膜)和沟槽2内的多晶硅膜4的情况比较，能够减少接触13与沟槽2内的多晶硅膜4重合的区域，能够减少半导体芯片的面积，能够实现半导体芯片的小型化。
此外，图85是表示接触13的配置例的平面图。在图85中，与图84的情况相同，连接作为沟槽2内的导电层的多晶硅膜4(4′、4”)和布线层14的接触13被形成在多晶硅膜4(4′、4”)上部的至少一部分和该多晶硅膜4(4′、4”)侧壁的一部分之上。而且，在此例中，接触13在沟槽2的边方向上不位于同一线上。即，当然在沟槽2的长边方向(图85中的X方向)上不位于同一线上，在沟槽2的短边方向(在图85中Y方向)上部位于同一线上。通过这样的结构，就能够减少接触13的形成导致的区域恶化(的发生。再有，在图85中，是透过布线层14、层间绝缘膜12及覆盖氧化膜11的一部分所观看到的附图。
如上所述，本发明的半导体器件的制造方法适用于具有沟槽型元件隔离的半导体器件的制造，特别地，适用于为了防止邻接的元件的电位隔着填埋的氧化膜给其它节点造成影响、将导电膜埋入元件隔离沟内的半导体器件的制造。

Claims (14)

1.一种半导体器件的制造方法，在半导体基板上形成有沟槽型的元件隔离，其特在于，该制造方法包括：
在上述半导体基板上形成氧化硅膜和第1层的第1层形成工序；
蚀刻上述第1层、上述氧化硅膜和基板以形成沟槽的沟槽形成工序；
热氧化上述沟槽的内壁的热氧化工序；
在包含上述沟槽内的上述半导体基板上淀积半导体膜以便填埋该沟槽的半导体膜淀积工序；
利用CMP法去除上述第1层上的半导体膜、并仅在上述沟槽内残留上述半导体膜的半导体膜去除工序；
各向异性蚀刻上述沟槽内的上述半导体膜以将该半导体膜的高度调整得比上述基板的表面高度低的调整工序；
利用CVD法在上述半导体膜上淀积绝缘膜，并填埋上述沟槽内的上述半导体膜的上部的绝缘膜淀积工序；
利用CMP法对上述绝缘膜进行平坦化的平坦化工序；
去除上述第1层的去除工序；和
在距上述基板表面比上述沟槽的底面深的深度的区域处形成杂质扩散层，并将杂质导入到上述半导体膜以作为第1导电膜的杂质层形成工序，
上述半导体基板具有第1区域和第2区域，
上述杂质层形成工序包括：
在上述第1区域内形成第1导电类型的杂质扩散层的工序；和
在上述第2区域内形成第2导电类型的杂质扩散层的工序，
上述半导体器件具有第1区域和第2区域；
上述调整工序包括通过去除上述沟槽底面上的大致中央部的上述半导体膜来使上述半导体膜残留在上述沟槽侧壁附近；
上述杂质层形成工序包括：在上述第1区域内形成第1导电类型的杂质扩散层的工序；和在上述第2区域内形成第2导电类型的杂质扩散层的工序，使上述第1导电类型的杂质扩散层和第2导电类型的杂质扩散层的边界位于残留在上述沟槽的侧壁附近的半导体膜之间。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，在上述去除工序后还包括：
对上述半导体基板上进行氧化以形成半导体氧化物绝缘膜的工序；
在上述半导体氧化物绝缘膜上形成第2导电膜的工序；
构图上述第2导电膜和上述半导体氧化物绝缘膜的工序；
在距上述半导体基板表面第1深度的区域，相对于上述第2导电膜自对准地形成第1浓度的杂质扩散层的工序；
在上述第2导电膜的侧壁上形成侧墙的工序；和
在距上述半导体基板表面比第1深度更深的第2深度的区域中，相对于上述第2导电膜和上述侧墙，自对准地形成比上述第1浓度更高的第2浓度的杂质扩散层，使其下端在上述沟槽侧壁部比上述第1导电膜上端的高度低的工序。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于，
在上述去除工序后，包括：
在上述半导体基板上形成层间绝缘膜的工序；
在上述层间绝缘膜中形成深达上述第1导电膜的接触孔的工序；
在上述接触孔中填埋第3导电膜的工序；和
在上述层间绝缘膜上形成布线层以便与上述第3导电膜连接的工序。
4.根据权利要求1所述的半导体器件的制造方法，其特征在于，
在上述平坦化工序和上述去除工序之间包括蚀刻上述绝缘膜以调整该绝缘膜的高度的工序。
5.根据权利要求1所述的半导体器件的制造方法，其特征在于，
上述半导体基板是硅基板，上述第1层是氮化硅膜。
6.根据权利要求1所述的半导体器件的制造方法，其特征在于，
作为上述半导体膜，使用多晶硅膜。
7.一种半导体器件，其特征在于，包括：
半导体基板；
设置在上述半导体基板上的半导体元件；和
电隔离上述半导体元件的多个沟槽型的元件隔离，
上述元件隔离具有：
设置在上述半导体基板表面的沟槽；
设置在上述沟槽的内壁面上的第1绝缘膜；
在比上述沟槽内的上述基板的表面高度低的位置，沿上述沟槽的侧壁隔着上述第1绝缘膜而设置的导电膜；和
在上述导电膜的上部填埋上述沟槽内的第2绝缘膜，
在上述沟槽底部的大致中央部，隔离上述导电膜，并使上述第1绝缘膜和第2绝缘膜相连。
8.根据权利要求7所述的半导体器件，其特征在于，包括：
在上述半导体基板上覆盖上述半导体元件及上述沟槽型的元件隔离的层间绝缘膜；
设置在上述层间绝缘膜上的布线层；和
设置在上述层间绝缘膜中的接触，
上述导电膜通过上述接触连接到上述布线层。
9.根据权利要求8所述的半导体器件，其特征在于，
连接到上述布线层的上述导电膜的电位被固定；
根据上述导电膜的配置区域，上述被固定的电位不同。
10.根据权利要求8所述的半导体器件，其特征在于，
在上述导电膜的侧面连接上述接触。
11.根据权利要求7所述的半导体器件，其特征在于，
上述导电膜是选自金属膜、金属氮化膜或添加了掺杂剂的多晶硅膜组成的群组的膜。
12.根据权利要求7所述的半导体器件，其特征在于，包括：
在上述半导体基板上由上述沟槽规定的有源区；
在上述有源区上形成的栅极绝缘膜；
在上述栅极绝缘膜上形成的栅电极；
隔着上述栅电极下部的沟道区域，在距上述半导体基板表面第1深度的区域中相对于上述栅电极自对准地形成的第1浓度的杂质扩散层；
在上述栅电极的侧壁上形成的侧墙；和
在距上述半导体基板表面比上述第1深度更深的第2深度的区域中，相对于上述栅电极和上述侧墙自对准地形成的、其下端在上述沟槽侧部比上述导电膜上端的高度低的、比上述第1浓度更高的第2浓度的杂质扩散层。
13.根据权利要求7所述的半导体器件，其特征在于，
上述半导体器件包括：具有第1导电类型的阱区的第1区域和具有第2导电类型的阱区的第2区域，上述第1区域和第2区域的边界位于残留在上述沟槽的侧壁附近的导电膜之间。
14.根据权利要求7所述的半导体器件，其特征在于，
上述导电膜在上述第1区域处具有第1导电类型，在上述第2区域处具有第2导电类型。
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