CN1241027A - 无窄沟道效应的晶体管及其形成方法 - Google Patents

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Abstract

本发明通过采用浅槽隔离(STI)中的导电屏蔽层,为亚微米隔离间距的DRAM提供具有低掺杂衬底和与有源宽度无关的阈值电压的无窄沟道效应的DRAM单元晶体管结构。所得到的单元晶体管结构大大消除了从栅和邻近存储节点结经过浅槽隔离的寄生E场穿透,并且非常适用于Gbit规模DRAM技术。用负电压偏置导电屏蔽层,以便最小化衬底中的侧壁耗尽。

Description

无窄沟道效应的晶体管及其形成方法
本发明涉及沟槽隔离及其形成方法，特别是涉及采用埋入沟槽隔离中的导电屏蔽层的无窄沟道效应的晶体管。
集成电路制造通常要求独立的有源和无源电路元件在公共半导体芯片上形成彼此电隔离，从而通过使隔离的电路元件接触的构图的表面金属化制成所希望的电路连接。已经提出了许多不同的技术，从结隔离到介质隔离及其结合，以实现所希望的隔离。
随着器件尺寸变小，器件密度增大，这就越来越难于建立有效的和可靠的隔离工艺以隔离有源器件。标准LOCOS工艺的限制已经推动对于新的隔离技术的研制和发展，沟槽隔离是有前途的技术，因为它使用了完全凹入的氧化物，并且没有鸟嘴，完全是平坦的，而且不经受场氧化物变薄效应。
随着半导体存储器件集成水平的增加，集成水平发展到尺寸为Gbit或更高的DRAM器件。由于Gbit单元器件的元件按比例缩小到0.20微米以下(即最小特征尺寸的0.1微米)，所以发生与晶体管的沟道宽度有关的问题的可能性大大增加。
由于DRAM单元晶体管需要与DRAM密度和操作电压无关的至少1V或更高的阈值电压，所以沟道掺杂密度必须显著增加，以便补偿由晶体管尺寸的按比例缩小引起的阈值电压的下降。图1示意性地表示栅长度、掺杂密度和存储器件密度等级之间的关系。如图1所示，如果晶体管的沟道长度为约0.1微米，则需要衬底掺杂密度至少为2×1018/cm-3，以便调节晶体管的阈值电压在约1V的水平。如果沟道长度进一步减小，衬底掺杂密度必须增加。这种衬底掺杂密度的增加引起如下不希望的副效应。
单元晶体管经受由于高衬底掺杂引起的增加的结漏电流，和由有源宽度CD变化和增强的窄沟道效应引起的严重阈值电压变化。由于隧道现象而使击穿电压显著下降并由此增加存储节点的漏电流。高衬底掺杂密度增加了结容量并由此增加寄生电容和增加耗尽层电容。
而且，当隔离间距按比例缩小到0.2微米以下时，将由邻近漏E-场穿透效应引起严重阈值电压波动。即当浅槽隔离间隔按比例缩小到0.1微米以下时，从邻近单元晶体管进入侧壁耗尽区的漏/源E场穿透将增加。漏/源E场穿透将导致在有源单元晶体管沟道中心附近势垒(barrier)降低，并且阈值电压将根据邻近单元晶体管的结电压而伏动。因此，由于增加的阈值电压变化，DRAM单元晶体管的阈值电压变得很难随着操作电压下降而按比例缩小。对于低电压操作DRAM，由于退化的饱和电流而使不可测量的(unscalable)阈值电压将严重影响DRAM速度性能tRAC和tRCD。因此，为了满足用于低电压/功率和高速度操作的严格电气要求，阈值电压应该按比例降低，同时最小化由有源宽度DC变化和窄沟道效应引起的阈值电压的变化。
鉴于上述问题做出本发明，本发明旨在提供具有低掺杂衬底和与有源宽度无关的阈值电压的无窄沟道效应的单元晶体管结构，和采用浅槽隔离中的导电屏蔽层制造这种晶体管的方法。所得到的单元晶体管结构大大消除了从栅和邻近存储节点结经过浅槽隔离的寄生E场穿透，并且非常适用于Gbit规模的DRAM技术。
本发明的特点是形成其中具有埋入式导电屏蔽层的浅槽隔离，并且浅槽隔离中的导电屏蔽层通过层间绝缘层中的接触与电源线电连接。导电屏蔽层用负电压或Vss偏置，以便最小化侧壁耗尽，并且由寄生栅-衬底侧壁电容引起的窄沟道效应消失。一旦窄沟道效应消失，阈值电压变得与有源宽度CD变化无关，并且衬底掺杂可以降低。
根据本发明，这些和其它特点由一种半导体器件提供，其中该半导体器件包括：形成在半导体衬底中并由内部埋入式导电屏蔽层和外部绝缘材料构成的沟槽隔离，该外部绝缘材料形成在沟槽的底部，侧壁和顶部上以密封此屏蔽层，并且沟槽隔离围绕衬底以确定有源区；形成在有源区上的晶体管；层间绝缘层；和形成在层间绝缘层上并通过层间绝缘层和绝缘材料中的接触与埋入式导电屏蔽层电连接的电源线。
根据本发明，这些和其它特点是如此提供的，在半导体衬底中形成沟槽隔离，该沟槽隔离中具有埋入式导电屏蔽层并围绕半导体衬底的预定部分，而且确定有源区，在有源区上形成晶体管，形成层间绝缘层，和在层间绝缘层上形成电源线以电连接到沟槽隔离的埋入式导电屏蔽层上，以便控制晶体管的阈值电压。
沟槽隔离是通过腐蚀半导体衬底以在其中形成沟槽而形成的，沟槽确定底部和侧壁，在底部和侧壁上生长热氧化物层，用导电材料完全填充该沟槽，腐蚀导电材料以形成距离半导体衬底的上表面为预定深度的凹陷，用绝缘材料填充此凹陷部分以形成埋入式导电屏蔽层，由此形成沟槽隔离。该方法还包括，在形成绝缘材料之前，形成相对于绝缘材料具有腐蚀选择性的材料层，以便保护导电材料。可以通过淀积氧化物层来填充凹陷部分。或者，可以通过生长氧化物层来填充凹陷部分。
更详细地说，沟槽中的导电屏蔽层是由多晶硅、金属或其硅化物制成。导电屏蔽层被供以负偏置电压或Vss以消除晶体管的窄沟道效应。绝缘层是由氧化物构成，材料层是由氮化物构成。绝缘材料包括O3-TEOS(正硅酸乙脂)、HDP(高密度等离子体)、和SA(亚气氛)CVD的氧化物。
参照下面的说明、所附的权利要求书和附图使本发明的这些和其它特点、方案和优点更易被理解，其中：
图1示意性地表示栅长度、掺杂密度和存储器件密度等级之间的关系；
图2示意性地表示对于不同的VND(存储节点的结电压)、6nm和3nm的栅氧化物厚度的阈值电压波动和隔离间隔之间的关系；
图3表示根据本发明通过屏蔽平面阻挡从存储节点3到晶体管1上的邻近电场穿透效应的示意图；
图4表示沿着图3的线X2-X2’截取的剖面图；
图5表示沿着图3的线Y2-Y2’截取的剖面图；
图6示意地表示相对于不同的导电屏蔽层电势单元晶体管的阈值电压和衬底掺杂密度之间的关系；
图7表示根据本发明具有浅槽隔离内部的导电屏蔽层的单元晶体管结构的示意图；
图8A-8J是根据本发明的第一实施例在形成半导体存储器件的选择工艺步骤沿着图7的线X3-X3’截取的剖面图；
图9A-9E是根据本发明的第二实施例在形成半导体存储器件的选择工艺步骤沿着图7的线X3-X3’截取的剖面图；
图10A-10D是根据本发明的第三实施例在形成半导体存储器件的选择工艺步骤沿着图7的线X3-X3’截取的剖面图；
图11A和11B示意性地表示使用3D装置模拟获得的偏置在VG＝0.0V和VBB(衬底反偏置电压)＝-1.0V的单元晶体管的电势图形，分别表示常规技术和本发明；
图12示意性地表示阈值电压变化和有源宽度(WG)的关系，分别表示具有附加的Vshd(根据本发明偏置提供给导电屏蔽层)的本发明和常规技术；
图13示意性地表示阈值电压变化和衬底掺杂密度的关系，分别表示具有附加的Vshd(根据本发明偏置提供给导电屏蔽层)的本发明和常规技术；
图14示意性地表示分别在本发明和常规技术中的阈值电压变化和邻近漏E场穿透效应之间的关系。
下面参照附图详细介绍本发明，其中附图中示出了本发明的优选实施例。但是，本发明可以以不同形式体现并且不应该将本发明限制为这些实施例。另外，提供这些实施例是为了使本公开更完全和更透彻，并且向本领域的技术人员完整地表达本发明的范围。在附图中，为清楚起见，层厚和区域被放大。应该理解，当一层被称为在另一层或衬底“上”时，表示直接位于另一层或衬底上，或者也可以存在中间层。而且，这里所述的和表示的每个实施例包括它的互补导电性类型的实施例。
本发明提供沟槽隔离及其制造方法，该沟槽隔离容许用于亚0.2微米隔离间距DRAM的无窄沟道效应的DRAM单元晶体管结构。图3表示根据本发明在浅槽隔离内部具有导电屏蔽层的单元晶体管的示意图。图4和5是分别沿着图3的线X2-X2’和Y2-Y2’截取的剖面图。
导电屏蔽层102b和衬底被热生长薄氧化物层102a隔离。导电屏蔽层102b的顶部用绝缘材料102c覆盖，用于电隔离后形成的层。五个有源区示于图3中，并且被其中具有埋入式导电屏蔽层102b的浅槽隔离102围绕。从顶部看，导电屏蔽层102b类似于网状平面。为最小化衬底中的侧壁耗尽，导电屏蔽层102b与电源线118电连接。例如，形成多个存储节点SN1-6与晶体管侧向的预定有源区电连接。例如形成多个字线WL0-WL3以贯穿有源区。还形成位线108使其通过位线接触107与预定有源区电连接。
导电屏蔽层102b是由导电材料制成，该导电材料高温时是稳定的并且具有相对于氮化物的腐蚀选择性，例如掺杂多晶硅和金属。为调节阈值电压，通过电源线118给导电屏蔽层102b提供电压。如果导电屏蔽层102b是由n型多晶硅制成，则向其提供Vss或Vbb(反向偏置电压)。任何低于Vss的电势，即负电势都可以提供。如果导电屏蔽层102b是由p型多晶硅制成，则提供正电势。当根据本发明阈值电压被Vshd(提供给导电屏蔽层的电势)调节时，可以用地电势代替常规VBB(衬底反向偏置：其一般提供给DRAM技术中的衬底以调节阈值电压)来偏置硅衬底。因而，不需要形成三阱。图6示意性地表示相对于不同的导电屏蔽层电势单元晶体管的阈值电压和衬底掺杂密度之间的关系。
下面将详细介绍根据本发明的无窄沟道效应的单元晶体管的形成。图7表示根据本发明在浅槽隔离内部具有导电屏蔽层的单元晶体管结构的示意图。有源区201通过浅槽隔离210彼此电隔离，浅槽隔离210是由沟槽210的侧壁和底部上的热氧化物层212构成，导电屏蔽层214a形成在热氧化物层212上并掩埋在沟槽210中，用上面的绝缘材料(未示出)覆盖导电屏蔽层214a的顶部。图8A-8J是根据本发明第一实施例在形成半导体存储器件的选择工艺步骤沿着图7的线X3-X3’截取的剖面图。
首先使用氧化物-SiN-氧化物层确定有源区，接着沟槽腐蚀进入衬底。用导电材料诸如掺杂多晶硅或金属填充沟槽，此导电材料在热氧化工艺之后用作导电屏蔽层。然后用化学机械抛光(CMP)去掉停止层SiN上面的掺杂多晶硅。SiN去除步骤之后，在硅表面上生长栅氧化物层，随后进行常规DRAM工艺。
具体地说，参照图8A，用常规淀积技术诸如化学汽相淀积(CVD)在半导体衬底200上依次形成基底氧化物层202、氮化硅层203和掩模氧化物层204。在掩模氧化物层204上形成光刻胶图形206以确定有源区201。使用光刻胶图形206，腐蚀淀积的层204、203和202以形成腐蚀掩模208，如图8B所示。用此腐蚀掩模208，腐蚀暴露的衬底200向下到预定深度尺寸“d”，从而形成沟槽210。沟槽的深度至少是后来形成的源/漏结的深度。
现在参照图8C，清洁沟槽之后，在内部沟槽上进行热氧化工艺，以便去掉由上述腐蚀工艺产生的衬底损伤。通过热氧化工艺，在内部沟槽上生长热氧化物层212。
现在参考图8D，在衬底200的整个表面上淀积相对于氮化硅层203具有良好腐蚀选择性并且在高温时是稳定的导电材料214，从而完全填充沟槽210。例如，可以使用掺杂多晶硅、金属或其硅化物。
进行平面化工艺诸如CMP向下到氮化硅层203，如图8E所示，从而形成导电屏蔽层214a。通过后形成的电源线240给导电屏蔽层214a提供Vbb或Vss，以便调节晶体管的阈值电压。然后，进行深腐蚀工艺以使导电屏蔽层214a在有源区201以距离衬底200上表面的预定深度凹陷。进行深腐蚀工艺，从而具有相对于氮化硅层203的腐蚀选择性。
为完成沟槽隔离，淀积常规地用在沟槽隔离中的绝缘材料216以填充凹陷部分，如图8G所示。例如，绝缘材料由选自O3-TEOS(正硅酸乙脂)、HDP(高密度等离子体)、和SA(亚气氛)CVD的氧化物组成的组的氧化物构成。由于在沟槽中已经淀积了导电材料214a，所以绝缘材料216表现了良好的填充特性。最后，进行平面化工艺以完成具有埋入式导电屏蔽层214a的沟槽隔离，如图8H所示。
接着形成栅氧化物，并进行用于调节阈值电压的杂质常规离子注入。通过常规技术形成晶体管220。之后，在所得的结构上淀积第一层间绝缘层224。然后在第一层间绝缘层224上形成位线228并与所希望的有源区电连接。在位线228上和在第一层间绝缘层224上淀积第二层间绝缘层230。通过常规技术在第二层间绝缘层230上形成电容器232，使其与衬底的所希望的有源区电连接。尽管没有示出，但电容器232是由存储节点、介质膜和平板节点构成。在电容器232上和在第二层间绝缘层230上淀积第三层间绝缘层234。然后在第三层间绝缘层234上形成电源线240，使其与沟槽隔离220的导电屏蔽层214a电连接。
为最小化衬底中的侧壁耗尽，可以通过给导电屏蔽层214a提供偏置电压来调节阈值电压。例如，n型多晶硅导电屏蔽层以负电压(Vshd)偏置和体硅以负电压(VBB)或地电压偏置。当导电屏蔽层214a以负电压偏置时，衬底耗尽几乎消失，并且由寄生栅-衬底侧壁电容引起的窄沟道效应也消失了，如图11B所示(见图11A中示意性地表示的常规的强窄沟道效应)。
一旦窄沟道效应消失，阈值电压就变得与有源宽度CD变化无关，如图12所示，并且与常规的相比，衬底掺杂可以降低。对于具有小的隔离间距的常规单元结构，应该施加高的衬底掺杂，以便补偿由于窄沟道效应引起的阈值电压降低。当衬底掺杂变得高于1～2×1018cm-3时，结电流急剧增加，并且严重降低DRAM数据保存性能。因此，使用本发明单元晶体管结构降低衬底掺杂将大大有助于改善结漏电流。
图13表示对于有源宽度0.06微米的本发明和常规单元晶体管的阈值电压与衬底掺杂的关系。随着有源宽度的减小，使用导电屏蔽层的优点变得更明显。图14表示由本发明和常规单元晶体管的邻近漏E场穿透引起的阈值电压波动。E场穿透被导电屏蔽层完全阻挡，从而本发明的单元晶体管结构将非常适合于亚-0.2微米隔离间距DRAM技术。
由于根据本发明阈值电压可以通过给导电屏蔽层提供负电压来调节，所以可以不进行沟道停止杂质离子注入。
图9A-9E是根据本发明第二实施例在形成半导体存储器件的选择工艺步骤沿着图7的线X3-X3’截取的剖面图。为简单起见简述图8A-8J所示的相同的工艺步骤。在图9A-9E中，与图8A-8J起相同作用的部分用相同的参考标记表示。与第一实施例的主要区别在于形成有保护导电屏蔽层的材料层。简言之，在平面化导电屏蔽层向下到氮化硅层203的上表面之后，如图9A所示，在导电屏蔽层上进行深腐蚀工艺，以形成距离有源区的衬底的上表面为预定深度的凹陷，如图9B所示。然后，与第一实施例不同，淀积材料层215以便保护导电屏蔽层214a。该材料层是由相对于叠加在上面的氧化物的绝缘材料216具有腐蚀选择性的材料构成。例如，可以使用氮化硅层等。然后淀积氧化物216的绝缘材料，完成沟槽隔离。
后面的工艺步骤与第一实施例相似，并示意性地示于图9D和9E中。
图10A-10D是根据本发明的第三实施例在形成图10A所示半导体存储器件的选择工艺步骤沿着图7的线X3-X3’截取的剖面图。为简单起见对于与第一实施例相同的工艺步骤不再说明。图10A对应与第一实施例的图8E相同的工艺步骤。通过与第一实施例相同的工艺步骤形成图10A所示半导体布局结构之后，使用基底氧化物层302作为停止层，在氮化硅层303和导电屏蔽层314上进行深腐蚀工艺，从而形成如图10B所示的结构。深腐蚀工艺进一步进行以使导电屏蔽层向下凹入距离有源区的衬底上表面为预定深度，如图10C所示。
不象第一和第二实施例那样淀积氧化物绝缘材料，而在多晶硅屏蔽层314和基底氧化物302上生长热氧化物层320a和320b，以完成具有埋入式多晶硅屏蔽层的沟槽隔离，如图10D所示。或者，可在生长热氧化物之前剥去基底氧化物层。
通过降低衬底掺杂使具有埋入式导电屏蔽层的浅槽隔离的DRAM单元结构可以完全符合低结电流的严格电气要求，并使对于亚0.2微米隔离间距DRAM和此之外的阈值电压分布均匀。

Claims (10)

1.一种形沟槽隔离的方法，该方法可以减少和最小化半导体器件中的晶体管的窄沟道效应，该方法包括：
在半导体衬底中形成沟槽隔离，该沟槽隔离中具有埋入式导电屏蔽层，沟槽隔离围绕半导体衬底的预定部分，并确定有源区；
在有源区上形成晶体管；
形成层间绝缘层；和
在层间绝缘层上形成电源线，使其与沟槽隔离的埋入式导电屏蔽层电连接，以便控制晶体管的阈值电压。
2.根据权利要求1的方法，其中形成沟槽隔离的步骤包括：
腐蚀半导体衬底以在其中形成沟槽，该沟槽确定底部和侧壁；
在底部和侧壁上生长热氧化物层；
用导电材料完全填充沟槽；
深腐蚀导电材料，从而向下凹陷到距离半导体衬底的有源区的上表面为预定深度；
用绝缘材料填充凹陷部分，从而形成埋入式导电屏蔽层，由此形成沟槽隔离。
3.根据权利要求2的方法，还包括，在形成绝缘材料之前，形成相对于绝缘材料具有腐蚀选择性的材料层，以便保护埋入式导电屏蔽层的顶部。
4.根据权利要求1的方法，其中电源线被提供以负电压或VSS的偏置。
5.根据前述任一权利要求的方法，其中导电材料层包括多晶硅、金属及其硅化物。
6.根据权利要求3的方法，其中材料层包括氮化物层，绝缘材料包括氧化物层。
7.根据权利要求2的方法，其中用绝缘材料填充凹陷部分的步骤包括淀积O3-TEOS、SACVD、或HDP的氧化物层。
8.根据权利要求2的方法，其中用绝缘材料填充凹陷部分的步骤包括在导电材料上生长氧化物层。
9.一种半导体器件，其可以最小化和减少晶体管的窄沟道效应，包括：
形成在半导体衬底中并围绕其有源区的沟槽隔离，该沟槽隔离由内部埋入式导电屏蔽层和外部绝缘材料构成，外部绝缘材料形成在沟槽的底部、侧壁和顶部，以密封屏蔽层；
形成在有源区上的晶体管；
层间绝缘层；和
形成在层间绝缘层上的电源线，其通过层间绝缘层和绝缘材料中的接触与埋入式导电屏蔽层电连接。
10.根据权利要求9的半导体器件，其中埋入式导电屏蔽层是由多晶硅、金属及其硅化物构成。
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