JPH0427141A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0427141A JPH0427141A JP40101890A JP40101890A JPH0427141A JP H0427141 A JPH0427141 A JP H0427141A JP 40101890 A JP40101890 A JP 40101890A JP 40101890 A JP40101890 A JP 40101890A JP H0427141 A JPH0427141 A JP H0427141A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［０００１］
本発明は半導体装置およびその製造方法に関し、特にそ
の内部に多結晶シリコンが埋め込まれたＵ字状の溝（以
後、単にＵ溝と記す）構造の絶縁分離領域を有するバイ
ポーラ半導体装置およびその製造方法に関する。 ［０００２］
の内部に多結晶シリコンが埋め込まれたＵ字状の溝（以
後、単にＵ溝と記す）構造の絶縁分離領域を有するバイ
ポーラ半導体装置およびその製造方法に関する。 ［０００２］
シリコンＬＳＩでは、絶縁分離領域により多数の素子が
電気的に分離されている。半導体装置に用いられる絶縁
分離としては、ｐ−ｎ接合分離、１，０ＣＯ５法による
絶縁分離、あるいは一般にトレンチ分離と呼ばれるＵ溝
構造による分離などがある。最近では、ＬＯＧＯ３構造
とＵ溝構造とが主流である。ＬＯＣＯ３構造の絶縁分離
領域に比べ、Ｕ溝構造による絶縁分離領域は狭い領域で
すむことが知られている。 ［０００３］ 最初のＵ溝構造による絶縁分離領域は、アイ・イー・デ
イ−・エム テクニカル ダイジェスト １９８２年、
５８〜６０ページに報告された。この報告の以前には、
■溝構造の絶縁分離領域が知られていた。■溝構造は、
シリコン結晶をメサ エツチングして得られたシリコン
結晶の（１００）面により構成される。 ■溝構造では、■溝の幅が狭くなると絶縁耐圧が劣化す
る。上述の報告では、この絶縁耐圧の劣化に対処する方
法として、Ｕ溝構造による絶縁分離領域が提唱された。 ［０００４］ 一般に、Ｕ溝構造を含めて絶縁分離領域は半導体素子の
形成に先だって形成される。そのため、特にＵ溝構造で
は、Ｕ溝内部に埋め込まれる材料とシリコン基板との熱
膨張係数の差が以降の素子形成工程において重要になる
。Ｕ溝構造には２種類の構造がある。第１の構造では、
Ｕ溝表面に絶縁膜が形成され、Ｕ溝内部にはこの絶縁膜
を介して多結晶シリコンが埋め込まれている。この構造
は、バイポーラトランジスタの絶縁分離によく用いられ
る。第２の構造では、Ｕ溝内部にはＢＰＳＧ等の絶縁物
が埋め込まれている。この構造は、ＭＯＳ）ランジスタ
の絶縁分離によく用いられる。 ［０００５］ 第１の構造において、埋め込まれた多結晶シリコンの表
面は絶縁膜により覆われている。最近の例を２つ挙げる
。第１の例としては、１９８６年１月３１日公開され７
′：特開昭６１−２２６４６がある。これは、Ｕ溝の上
端におけるストレスによる半導体素子特性の劣化を解決
するために提供されたものである。この公開公報によれ
ば、この多結晶シリコンの表面を覆う絶縁膜としてはＣ
ＶＤ法によるシリコン酸化膜が用いられている。なお、
Ｕ溝表面に形成された絶縁膜は２層の膜から構成されて
いる。第１層には熱酸化によるシリコン酸化膜が用いら
れ、第２層の膜にはＣＶＤ法によるシリコン酸化膜が用
いられている。第２層の膜としてはＣＶＤ法による例え
ばシリコン窒化膜などの他の絶縁膜が用いられることも
ある。 ［０００６］ 図１５〜図１９は、上述の特開昭６１−２２６４６に示
されたＵ溝構造を有する半導体装置の絶縁分離領域の構
造およびその製造方法を説明するための工程順の略断面
図である。以後、この公開公報に示された従来の技術を
第１の従来例と記す。 ［０００７］ まず、シリコン基板１０１の表面に、熱酸化によるシリ
コン酸化膜１１１が形成される。シリコン酸化膜１１１
の膜厚は、５０ｎｍ程度である。続いて、その表面にＣ
ＶＤ法によるシリコン窒化膜１３１が堆積される。シリ
コン窒化膜１３１の膜厚は、１１００ｎ程度である。シ
リコン窒化膜１３１．シリコン酸化膜１１１に開口部が
設けられる。これらをマスクにした反応性イオンエツチ
ング（以後、ＲＩＥ法と記す）により、シリコン基板１
０１にＵ溝１４１が設けられる。 Ｕ溝１４１の径は約２μｍであり、これの深さは約３μ
ｍである。さらに、シリコン窒化膜１３１をマスクに用
いた熱酸化により、Ｕ溝１４１の表面には、シリコン酸
化膜１１２が形成される〔図１５〕。シリコン酸化膜１
１２の膜厚は、５０ｎｍ程度である。この膜を形成する
目的は、Ｕ溝１４１表面のエツチングによるダメッジを
解消するためである。 ［０００８］ 次に、Ｕ溝１４１を含む表面全面に、ＣＶＤ法によるシ
リコン酸化膜１２１が堆積される。シリコン酸化膜１２
１の膜厚は、３００〜５００ｎｍ程度である。 なお、このＣＶＤ法による膜の代りに、ＣＶＤ法による
シリコン窒化膜、スパッタ法によるタンタル酸化膜等を
堆積してもよい。さらに表面全面に多結晶シリコン膜が
堆積される。ＲＩＥ法により、多結晶シリコン膜がエッ
チバックされる。 シリコン酸化膜１２１は、このエツチングに対するスト
ッパーの役割を果す。このエツチングにより、多結晶シ
リコン１５１が、Ｕ溝１４１内部に埋め込まれることに
なる〔図１６〕。 ［０００９］ 次に、ＲＩＥ法により、シリコン酸化膜１２１がエッチ
バックされ、シリコン窒化膜１３１上ではシリコン酸化
膜１２１が除去される〔図１７〕。 ［００１０］ 次に、表面全面に再度ＣＶＤ法によるシリコン酸化膜１
２２が堆積される〔図１８〕。シリコン酸化膜１２２の
膜厚は、約１μｍである。 ［００１１］ 次に、ＲＩＥ法により、シリコン酸化膜１２２がエッチ
バックされる〔図１９〕。これにより、Ｕ溝構造を有す
る半導体装置の絶縁分離領域が完成する。なおこのエッ
チバックに際して、シリコン窒化膜１３１はストッパー
を役割を果す。 ［００１２］ 第１の構造の第２の例としては、１９８７年１月６日こ
登録された米国特許第４．６３５，０９０号がある。こ
の米国特許も、Ｕ溝の上端におけるストレスによる半導
体素子特性の劣化を解決するために提供された゛もので
あり、いわゆるＹ溝構造が採用されている。この米国特
許によれば、埋め込まれた多結晶シリコンを熱酸化する
ことにより、多結晶シリコンの表面を覆うシリコン酸化
膜が形成されている。さらにこのシリコン酸化膜の表面
は、ＣＶＤ法によるシリコン窒化膜により覆われている
。なお、Ｕ溝表面に形成された絶縁膜は２層の膜から構
成されている。第１層には熱酸化によるシリコン酸化膜
が用いられ、第２層の膜にはＣＶＤ法によるシリコン窒
化膜が用いられている。 ［００１３］ 図２０．図２１は、米国特許第４，６３５，０９０号に
示されたＹ溝構造を有する半導体装置の絶縁分離領域の
構造およびその製造方法を説明するための主要工程の略
断面図である。以後、この米国特許に示された従来の技
術を第２の従来例と記す。 ［００１４］ まず、ｐ型のシリコン基板２０１の表面に、ｎ 型の埋
め込み層２６１が形成される。次に、表面全面に、ｎ型
のシリコンエピタキシャル層２０２の成長が行なわれる
。次に、シリコンエピタキシャル層２０２の表面全面に
、熱酸化によるシリコン酸化膜２１１．ＣＶＤ法による
シリコン窒化膜（図示せず）が形成される。フォトレジ
スト膜（図示せず）をマスクに用いて、シリコン窒化膜
、シリコン酸化膜２１１が順次エツチング除去された後
、シリコン窒化膜、シリコン酸化膜２１１をマスクに用
いたシリコンの等方性エツチングにより、シリコンエピ
タキシャル層２０２の一部がエツチングされ、Ｙ溝の上
部が形成される。引き続きシリコン窒化膜、シリコン酸
化膜２１１をマスクに用いたＲＩＥ法により、シリコン
エピタキシャル層２０２．埋め込み層２６１．およびシ
リコン基板２０１がエツチングされ、Ｙ溝２４２が形成
される。 ［００１５］ 続いて、シリコン窒化膜をマスクに用いた熱酸化により
、Ｙ溝２４２の表面にシリコン酸化膜２１２が形成され
る。この工程と前後して、イオン注入法によりｐ型のチ
ャネル・ストッパー２６２が形成される。マスクに用い
たシリコン窒化膜がエツチング除去される。Ｙ溝２４２
の表面を含む表面全面に、ＣＶＤ法により再びシリコン
窒化膜２３２が堆積される。その後、第１の従来例と同
様の方法により、Ｙ溝２４２の内部に多結晶シリコン２
５１が埋め込まれる。熱酸化により、多結晶シリコン２
５１の表面にシリコン酸化膜２１３が形成される。この
段階で、Ｙ溝構造を有するバイポーラ半導体装置の絶縁
分離領域が完成する。表面に露出したシリコン窒化膜２
３２が選択的にエツチング除去される。次に、再びＣＶ
Ｄ法により表面全面にシリコン窒化膜２３３が堆積され
る〔図２０）。 ［００１６］ その後、通常のフォトリソグラフィー技術、イオン注入
技術、拡散技術等により、ｎ 型のコレクタ領域２６３
．ｐ型のベース領域２６４．ｎ 型のエミッタ領域２
６６が形成され、コレクタ電極２７１．ベース電極２７
２．エミッタ電極２７３が形成される〔図２１〕。 ［００１７］
電気的に分離されている。半導体装置に用いられる絶縁
分離としては、ｐ−ｎ接合分離、１，０ＣＯ５法による
絶縁分離、あるいは一般にトレンチ分離と呼ばれるＵ溝
構造による分離などがある。最近では、ＬＯＧＯ３構造
とＵ溝構造とが主流である。ＬＯＣＯ３構造の絶縁分離
領域に比べ、Ｕ溝構造による絶縁分離領域は狭い領域で
すむことが知られている。 ［０００３］ 最初のＵ溝構造による絶縁分離領域は、アイ・イー・デ
イ−・エム テクニカル ダイジェスト １９８２年、
５８〜６０ページに報告された。この報告の以前には、
■溝構造の絶縁分離領域が知られていた。■溝構造は、
シリコン結晶をメサ エツチングして得られたシリコン
結晶の（１００）面により構成される。 ■溝構造では、■溝の幅が狭くなると絶縁耐圧が劣化す
る。上述の報告では、この絶縁耐圧の劣化に対処する方
法として、Ｕ溝構造による絶縁分離領域が提唱された。 ［０００４］ 一般に、Ｕ溝構造を含めて絶縁分離領域は半導体素子の
形成に先だって形成される。そのため、特にＵ溝構造で
は、Ｕ溝内部に埋め込まれる材料とシリコン基板との熱
膨張係数の差が以降の素子形成工程において重要になる
。Ｕ溝構造には２種類の構造がある。第１の構造では、
Ｕ溝表面に絶縁膜が形成され、Ｕ溝内部にはこの絶縁膜
を介して多結晶シリコンが埋め込まれている。この構造
は、バイポーラトランジスタの絶縁分離によく用いられ
る。第２の構造では、Ｕ溝内部にはＢＰＳＧ等の絶縁物
が埋め込まれている。この構造は、ＭＯＳ）ランジスタ
の絶縁分離によく用いられる。 ［０００５］ 第１の構造において、埋め込まれた多結晶シリコンの表
面は絶縁膜により覆われている。最近の例を２つ挙げる
。第１の例としては、１９８６年１月３１日公開され７
′：特開昭６１−２２６４６がある。これは、Ｕ溝の上
端におけるストレスによる半導体素子特性の劣化を解決
するために提供されたものである。この公開公報によれ
ば、この多結晶シリコンの表面を覆う絶縁膜としてはＣ
ＶＤ法によるシリコン酸化膜が用いられている。なお、
Ｕ溝表面に形成された絶縁膜は２層の膜から構成されて
いる。第１層には熱酸化によるシリコン酸化膜が用いら
れ、第２層の膜にはＣＶＤ法によるシリコン酸化膜が用
いられている。第２層の膜としてはＣＶＤ法による例え
ばシリコン窒化膜などの他の絶縁膜が用いられることも
ある。 ［０００６］ 図１５〜図１９は、上述の特開昭６１−２２６４６に示
されたＵ溝構造を有する半導体装置の絶縁分離領域の構
造およびその製造方法を説明するための工程順の略断面
図である。以後、この公開公報に示された従来の技術を
第１の従来例と記す。 ［０００７］ まず、シリコン基板１０１の表面に、熱酸化によるシリ
コン酸化膜１１１が形成される。シリコン酸化膜１１１
の膜厚は、５０ｎｍ程度である。続いて、その表面にＣ
ＶＤ法によるシリコン窒化膜１３１が堆積される。シリ
コン窒化膜１３１の膜厚は、１１００ｎ程度である。シ
リコン窒化膜１３１．シリコン酸化膜１１１に開口部が
設けられる。これらをマスクにした反応性イオンエツチ
ング（以後、ＲＩＥ法と記す）により、シリコン基板１
０１にＵ溝１４１が設けられる。 Ｕ溝１４１の径は約２μｍであり、これの深さは約３μ
ｍである。さらに、シリコン窒化膜１３１をマスクに用
いた熱酸化により、Ｕ溝１４１の表面には、シリコン酸
化膜１１２が形成される〔図１５〕。シリコン酸化膜１
１２の膜厚は、５０ｎｍ程度である。この膜を形成する
目的は、Ｕ溝１４１表面のエツチングによるダメッジを
解消するためである。 ［０００８］ 次に、Ｕ溝１４１を含む表面全面に、ＣＶＤ法によるシ
リコン酸化膜１２１が堆積される。シリコン酸化膜１２
１の膜厚は、３００〜５００ｎｍ程度である。 なお、このＣＶＤ法による膜の代りに、ＣＶＤ法による
シリコン窒化膜、スパッタ法によるタンタル酸化膜等を
堆積してもよい。さらに表面全面に多結晶シリコン膜が
堆積される。ＲＩＥ法により、多結晶シリコン膜がエッ
チバックされる。 シリコン酸化膜１２１は、このエツチングに対するスト
ッパーの役割を果す。このエツチングにより、多結晶シ
リコン１５１が、Ｕ溝１４１内部に埋め込まれることに
なる〔図１６〕。 ［０００９］ 次に、ＲＩＥ法により、シリコン酸化膜１２１がエッチ
バックされ、シリコン窒化膜１３１上ではシリコン酸化
膜１２１が除去される〔図１７〕。 ［００１０］ 次に、表面全面に再度ＣＶＤ法によるシリコン酸化膜１
２２が堆積される〔図１８〕。シリコン酸化膜１２２の
膜厚は、約１μｍである。 ［００１１］ 次に、ＲＩＥ法により、シリコン酸化膜１２２がエッチ
バックされる〔図１９〕。これにより、Ｕ溝構造を有す
る半導体装置の絶縁分離領域が完成する。なおこのエッ
チバックに際して、シリコン窒化膜１３１はストッパー
を役割を果す。 ［００１２］ 第１の構造の第２の例としては、１９８７年１月６日こ
登録された米国特許第４．６３５，０９０号がある。こ
の米国特許も、Ｕ溝の上端におけるストレスによる半導
体素子特性の劣化を解決するために提供された゛もので
あり、いわゆるＹ溝構造が採用されている。この米国特
許によれば、埋め込まれた多結晶シリコンを熱酸化する
ことにより、多結晶シリコンの表面を覆うシリコン酸化
膜が形成されている。さらにこのシリコン酸化膜の表面
は、ＣＶＤ法によるシリコン窒化膜により覆われている
。なお、Ｕ溝表面に形成された絶縁膜は２層の膜から構
成されている。第１層には熱酸化によるシリコン酸化膜
が用いられ、第２層の膜にはＣＶＤ法によるシリコン窒
化膜が用いられている。 ［００１３］ 図２０．図２１は、米国特許第４，６３５，０９０号に
示されたＹ溝構造を有する半導体装置の絶縁分離領域の
構造およびその製造方法を説明するための主要工程の略
断面図である。以後、この米国特許に示された従来の技
術を第２の従来例と記す。 ［００１４］ まず、ｐ型のシリコン基板２０１の表面に、ｎ 型の埋
め込み層２６１が形成される。次に、表面全面に、ｎ型
のシリコンエピタキシャル層２０２の成長が行なわれる
。次に、シリコンエピタキシャル層２０２の表面全面に
、熱酸化によるシリコン酸化膜２１１．ＣＶＤ法による
シリコン窒化膜（図示せず）が形成される。フォトレジ
スト膜（図示せず）をマスクに用いて、シリコン窒化膜
、シリコン酸化膜２１１が順次エツチング除去された後
、シリコン窒化膜、シリコン酸化膜２１１をマスクに用
いたシリコンの等方性エツチングにより、シリコンエピ
タキシャル層２０２の一部がエツチングされ、Ｙ溝の上
部が形成される。引き続きシリコン窒化膜、シリコン酸
化膜２１１をマスクに用いたＲＩＥ法により、シリコン
エピタキシャル層２０２．埋め込み層２６１．およびシ
リコン基板２０１がエツチングされ、Ｙ溝２４２が形成
される。 ［００１５］ 続いて、シリコン窒化膜をマスクに用いた熱酸化により
、Ｙ溝２４２の表面にシリコン酸化膜２１２が形成され
る。この工程と前後して、イオン注入法によりｐ型のチ
ャネル・ストッパー２６２が形成される。マスクに用い
たシリコン窒化膜がエツチング除去される。Ｙ溝２４２
の表面を含む表面全面に、ＣＶＤ法により再びシリコン
窒化膜２３２が堆積される。その後、第１の従来例と同
様の方法により、Ｙ溝２４２の内部に多結晶シリコン２
５１が埋め込まれる。熱酸化により、多結晶シリコン２
５１の表面にシリコン酸化膜２１３が形成される。この
段階で、Ｙ溝構造を有するバイポーラ半導体装置の絶縁
分離領域が完成する。表面に露出したシリコン窒化膜２
３２が選択的にエツチング除去される。次に、再びＣＶ
Ｄ法により表面全面にシリコン窒化膜２３３が堆積され
る〔図２０）。 ［００１６］ その後、通常のフォトリソグラフィー技術、イオン注入
技術、拡散技術等により、ｎ 型のコレクタ領域２６３
．ｐ型のベース領域２６４．ｎ 型のエミッタ領域２
６６が形成され、コレクタ電極２７１．ベース電極２７
２．エミッタ電極２７３が形成される〔図２１〕。 ［００１７］
上述の第１の従来例では、埋め込まれた多結晶シリコン
表面がＣＶＤ法によるシリコン酸化膜により覆われてい
る構造であることから、Ｕ溝構造による絶縁分離領域の
形成時点でのストレスは回避される。しかしながら、半
導体素子を形成する以降の工程において、不純物の導入
とともにシリコンの熱酸化による膜厚数１０〜数１１０
０ｎのシリコン酸化膜をシリコン基板あるいはシリコン
エピタキシャル層の表面に形成する工程が必要である。 これはシリコン基板あるいはシリコンエピタキシャル層
の表面保護のためである。この熱酸化工程において、Ｕ
溝内部に埋め込まれた多結晶シリコン表面にはＣＶＤ法
によるシリコン酸化膜が存在するにも係わらず、この表
面には熱酸化によるシリコン酸化膜が形成される。 これは、ＣＶＤ法によるシリコン酸化膜では、０２ガス
がほぼ自由に通過するためである。このため、第１の例
では、半導体素子の形成工程において、Ｕ溝構造の絶縁
分離領域表面近傍の体積膨張（約１．５倍）によるＵ溝
を押し拡げるストレスがＵ溝上端近値に発生する。この
ストレスは転位（ディスロケーション）等の結晶欠格を
誘発し、半導体素子のｐ−ｎ接合の破壊によるリーク電
流の原因となる。 ［００１８］ また、上述の第２の従来例では、Ｙ溝に埋め込まれた多
結晶シリコン表面は熱酸化シリコン酸化膜、さらにはシ
リコン窒化膜により覆われている。このため、以降の半
導体素子形成工程において、Ｙ溝構造の絶縁分離領域表
面の体積膨張によるストレスは発生しない。しかしなが
ら、Ｙ溝構造の上端近傍における傾斜は等方性エツチン
グにより形成されるため、平均して４５°以上である。 このことから、埋め込まれた多結晶シリコン表面の熱酸
化シリコン酸化膜の形成に際して発生する上端近傍にお
けるストレスは、Ｕ溝構造に比べて多少緩和されるが、
Ｕ溝構造における熱酸化により発生するストレスの７０
％以上となる。 ［００１９］ 以上述べたように、バイポーラ半導体装置で多用される
第１の構造の従来のＵ溝（およびＹ溝）では、絶縁分離
領域の形成時点、もしくは半導体素子の形成時点におけ
るストレスの発生を大幅に低減することはできない。例
えば、ＥＣＬ構成のＲＡＭなどのバイポーラ半導体装置
の場合、コレフタルエミッタ間のリーク電流はホールド
電流の１／１０以下であることが要求される。エミッタ
領域に至る転位が存在すると、コレフタルエミッタ間の
リーク電流が急増する。この現象は他の回路構成のバイ
ポーラ半導体装置についても同様である。コレフタルエ
ミッタ間のリーク電流の発生を抑制するための従来の一
般的な方法とし、絶縁分離領域からエミッタ領域への距
離は十分大きくとられている。このことは、バイポーラ
半導体装置の高集積化に対する大きな障害となっている
。 ［００２０１ 本発明の目的は、リーク電流の発生の少ないＵ溝構造を
有するバイポーラ半導体装置の絶縁分離領域およびその
製造方法を提供することにある。さらに本発明の目的は
、高集積化に適したＵ溝構造を有するバイポーラ半導体
装置の絶縁分離領域およびその製造方法を提供すること
にある。 ［００２１］
表面がＣＶＤ法によるシリコン酸化膜により覆われてい
る構造であることから、Ｕ溝構造による絶縁分離領域の
形成時点でのストレスは回避される。しかしながら、半
導体素子を形成する以降の工程において、不純物の導入
とともにシリコンの熱酸化による膜厚数１０〜数１１０
０ｎのシリコン酸化膜をシリコン基板あるいはシリコン
エピタキシャル層の表面に形成する工程が必要である。 これはシリコン基板あるいはシリコンエピタキシャル層
の表面保護のためである。この熱酸化工程において、Ｕ
溝内部に埋め込まれた多結晶シリコン表面にはＣＶＤ法
によるシリコン酸化膜が存在するにも係わらず、この表
面には熱酸化によるシリコン酸化膜が形成される。 これは、ＣＶＤ法によるシリコン酸化膜では、０２ガス
がほぼ自由に通過するためである。このため、第１の例
では、半導体素子の形成工程において、Ｕ溝構造の絶縁
分離領域表面近傍の体積膨張（約１．５倍）によるＵ溝
を押し拡げるストレスがＵ溝上端近値に発生する。この
ストレスは転位（ディスロケーション）等の結晶欠格を
誘発し、半導体素子のｐ−ｎ接合の破壊によるリーク電
流の原因となる。 ［００１８］ また、上述の第２の従来例では、Ｙ溝に埋め込まれた多
結晶シリコン表面は熱酸化シリコン酸化膜、さらにはシ
リコン窒化膜により覆われている。このため、以降の半
導体素子形成工程において、Ｙ溝構造の絶縁分離領域表
面の体積膨張によるストレスは発生しない。しかしなが
ら、Ｙ溝構造の上端近傍における傾斜は等方性エツチン
グにより形成されるため、平均して４５°以上である。 このことから、埋め込まれた多結晶シリコン表面の熱酸
化シリコン酸化膜の形成に際して発生する上端近傍にお
けるストレスは、Ｕ溝構造に比べて多少緩和されるが、
Ｕ溝構造における熱酸化により発生するストレスの７０
％以上となる。 ［００１９］ 以上述べたように、バイポーラ半導体装置で多用される
第１の構造の従来のＵ溝（およびＹ溝）では、絶縁分離
領域の形成時点、もしくは半導体素子の形成時点におけ
るストレスの発生を大幅に低減することはできない。例
えば、ＥＣＬ構成のＲＡＭなどのバイポーラ半導体装置
の場合、コレフタルエミッタ間のリーク電流はホールド
電流の１／１０以下であることが要求される。エミッタ
領域に至る転位が存在すると、コレフタルエミッタ間の
リーク電流が急増する。この現象は他の回路構成のバイ
ポーラ半導体装置についても同様である。コレフタルエ
ミッタ間のリーク電流の発生を抑制するための従来の一
般的な方法とし、絶縁分離領域からエミッタ領域への距
離は十分大きくとられている。このことは、バイポーラ
半導体装置の高集積化に対する大きな障害となっている
。 ［００２０１ 本発明の目的は、リーク電流の発生の少ないＵ溝構造を
有するバイポーラ半導体装置の絶縁分離領域およびその
製造方法を提供することにある。さらに本発明の目的は
、高集積化に適したＵ溝構造を有するバイポーラ半導体
装置の絶縁分離領域およびその製造方法を提供すること
にある。 ［００２１］
本発明の第１の態様の半導体装置のＵ溝構造を有する絶
縁分離領域は、シリコン基板、シリコンエピタキシャル
層等からなる半導体基板に設けられたＵ溝を有し、その
内部にはＵ溝表面に設けられた絶縁膜を介してか埋め込
まれた多結晶シリコンを有し、多結晶シリコンの表面を
覆うシリコン窒化膜を有している。Ｕ溝表面に設けられ
た絶縁膜は、好ましくは熱酸化によるシリコン酸化膜と
ＣＶＤ法によるシリコン窒化膜との２層構造の膜である
。本発明の第１の態様の半導体装置の製造方法は、シリ
コン基板、シリコンエピタキシャル層等からなる半導体
基板にＵ溝を設ける工程と、Ｕ溝表面に絶縁膜を設ける
工程と、Ｕ溝内部に多結晶シリコンを埋め込む工程と、
多結晶シリコン表面を覆うシリコン窒化膜を形成する工
程とを有している。 ［００２２］ また、本発明の第２の態様の半導体装置のＵ溝構造を有
する絶縁分離領域は、シリコン基板、シリコンエピタキ
シャル層等からなる半導体基板に設けられたＵ溝を有し
、Ｕ溝内部にはＵ溝表面に設けられた絶縁膜を介し、か
つその表面がＵ溝上端から後退して埋め込まれた多結晶
シリコンを有し、Ｕ溝上端および多結晶シリコンの表面
を覆うシリコン窒化膜を有し、シリコン窒化膜により形
成された凹部を埋め込むＳＯＧ （スピン オン ガラ
ス）膜を有している。本発明の第２の態様の半導体装置
の製造方法は、シリコン基板、シリコンエピタキシャル
層等からなる半導体基板にＵ溝を設ける工程と、Ｕ溝表
面に絶縁膜を設ける工程と、Ｕ溝上端から後退した内部
に多結晶シリコンを埋め込む工程と、Ｕ溝上端および多
結晶シリコン表面を覆うシリコン窒化膜を形成する工程
と、シリコン窒化膜により形成された凹部にＳＯＧ膜を
埋め込む工程とを有している。 ［００２３］
縁分離領域は、シリコン基板、シリコンエピタキシャル
層等からなる半導体基板に設けられたＵ溝を有し、その
内部にはＵ溝表面に設けられた絶縁膜を介してか埋め込
まれた多結晶シリコンを有し、多結晶シリコンの表面を
覆うシリコン窒化膜を有している。Ｕ溝表面に設けられ
た絶縁膜は、好ましくは熱酸化によるシリコン酸化膜と
ＣＶＤ法によるシリコン窒化膜との２層構造の膜である
。本発明の第１の態様の半導体装置の製造方法は、シリ
コン基板、シリコンエピタキシャル層等からなる半導体
基板にＵ溝を設ける工程と、Ｕ溝表面に絶縁膜を設ける
工程と、Ｕ溝内部に多結晶シリコンを埋め込む工程と、
多結晶シリコン表面を覆うシリコン窒化膜を形成する工
程とを有している。 ［００２２］ また、本発明の第２の態様の半導体装置のＵ溝構造を有
する絶縁分離領域は、シリコン基板、シリコンエピタキ
シャル層等からなる半導体基板に設けられたＵ溝を有し
、Ｕ溝内部にはＵ溝表面に設けられた絶縁膜を介し、か
つその表面がＵ溝上端から後退して埋め込まれた多結晶
シリコンを有し、Ｕ溝上端および多結晶シリコンの表面
を覆うシリコン窒化膜を有し、シリコン窒化膜により形
成された凹部を埋め込むＳＯＧ （スピン オン ガラ
ス）膜を有している。本発明の第２の態様の半導体装置
の製造方法は、シリコン基板、シリコンエピタキシャル
層等からなる半導体基板にＵ溝を設ける工程と、Ｕ溝表
面に絶縁膜を設ける工程と、Ｕ溝上端から後退した内部
に多結晶シリコンを埋め込む工程と、Ｕ溝上端および多
結晶シリコン表面を覆うシリコン窒化膜を形成する工程
と、シリコン窒化膜により形成された凹部にＳＯＧ膜を
埋め込む工程とを有している。 ［００２３］
次に、本発明について図面を参照して説明する。図１〜
図７は、本発明の第１の実施例の半導体装置およびその
製造方法を説明するための工程順の略断面図である。 ［００２４］ まず、シリコン基板３０１の表面に、９００℃、スチー
ム、２０分の熱酸化によりシリコン酸化膜３１１が形成
される。シリコン酸化膜３１１の膜厚は、５０ｎｍ程度
である。シリコン酸化膜３１１の表面に約１μｍの径の
開口部を有するフォトレジスト膜３８１が塗布形成され
る。フォトレジスト膜３８１をマスクとし、ＣＦ と
ＣＨＦ３との混合ガスを用いたＲＩＥ法により、シリコ
ン酸化膜３１１がエツチング除去される。続いて、フォ
トレジスト膜３８１およびシリコン酸化膜３１１をマス
クとし、ＳＦ６とＣＣＩ。Ｆ２との混合ガスを用いたＲ
ＩＥ法により、シリコン基板３０１が深さ約５μｍエツ
チングされ、Ｕ溝３４１が形成される〔図１〕。 ［００２５］ 次に、０２プラズマにより、フォトレジスト膜３８１が
除去される。次に、９００℃、スチーム、−２０分の熱
酸化により、Ｕ溝３４１の表面にシリコン酸化膜３１２
が形成される。シリコン酸化膜３１２の膜厚は、５０ｎ
ｍ程度である。このときシリコン酸化膜３１１の膜厚も
増加し、これはシリコン酸化膜３１１ａとなる。シリコ
ン酸化膜３１２を形成する目的は、Ｕ溝３４１表面のエ
ツチングによるダメッジを解消するためである。続いて
、Ｕ溝３４１の表面を含む表面全面に、ＬＰＣＶＤ法（
ＬＰは減圧の意味）によりシリコン窒化膜３３２が堆積
される〔図２〕。シリコン窒化膜３３２の膜厚は、１１
００ｎ程度である。 ［００２６］ 次に、表面全面に、ＬＰＣＶＤ法により、多結晶シリコ
ン３５１を堆積する〔図３〕。これの膜厚は、１．０μ
ｍ程度である。 ［００２７］ 次に、ＨＦ、ＨＮＯ３，ＣＨ３ＣＯ０Ｈからなる混合液
を用いてシリコン酸化膜３１１ａ上に形成されているシ
リコン窒化膜３３２上の多結晶シリコン３５１のエツチ
ングを行なうことにより、Ｕ溝３４１内部に多結晶シリ
コン３５１ａが埋め込まれる。その後、ＲＩＥ法、ある
いは熱燐酸によるウェット・エツチング法により露出し
たシリコン窒化膜３３２がエツチング除去され、Ｕ溝３
４１の表面にのみシリコン窒化膜３３２ａが残される〔
図４〕。なお、多結晶シリコン３５１のエツチングはＲ
ＩＥ法を用いてもよい。また、シリコン窒化膜３３２の
露出部分のエツチングは、次の工程で堆積されるシリコ
ン窒化膜をエツチング加工する際に同時に行なう方法も
ある。しかしながらこれは以下の理由により好ましくな
い。後の半導体素子の形成工程において、ＬＯＣＯ３法
により、フィールド絶縁膜となる膜厚の厚いシリコン酸
化膜が形成される。そのとき、熱酸化のマスクに用いる
シリコン窒化膜の膜厚が厚いと、サーマル・ストレスの
発生が大きくなる。 ［００２８］ 次に、多結晶シリコン３５１ａ表面を含む表面全面に、
ＬＰＣＶＤ法により、シリコン窒化膜３３３が堆積され
る〔図５〕。シリコン窒化膜の膜厚は、１１００ｎ程度
である。次に、Ｕ溝３４１の径より約０．５μｍ広く覆
うフォトレジスト膜３８２が形成される〔図６〕。続い
て、フォトレジスト膜３８２をマスクにし、ＣＨＦ３，
０２の混合ガスを用いたＲＩＥ法により、シリコン窒化
膜３３３がエツチング除去される。その後、０２プラズ
マにより、フォトレジスト膜３８２が除去される。これ
により、多結晶シリコン３５１ａ表面を覆うシリコン窒
化膜３３３ａが形成される〔図７〕。 ［００２９］ 図８１図９は、本発明の第１の実施例をバイポーラ半導
体装置に適用した例に関して説明するための略断面図、
略平面図である。 ［００３０１ この適用例では、まず、ｐ型のシリコン基板３０１の表
面にｎ 型の埋め込み層３６１が形成され、表面全面に
ｎ型のシリコンエピタキシャル層３０２の成長が行なわ
れる。これの表面に、熱酸化によるシリコン酸化膜を形
成、した後、シリコンエピタキシャル層３０２．ｎ
型の埋め込み層３６１．およびシリコン基板３０１のシ
リコンエツチングによりＵ溝３４１ａが形成される。Ｕ
溝３４１ａ底面へのｐ型のチャネル・ストッパー３６２
の形成、Ｕ溝３４１ａ表面への絶縁膜の形成が行なわれ
た後、Ｕ溝３４１ａ内部に多結晶シリコンが埋め込まれ
、その後多結晶シリコンの表面を覆うシリコン窒化膜３
３３ａが形成される。 ［００３１］ シリコン窒化膜３３３ａをマスクに用いたＬＯＣＯ３法
により、シリコンエピタキシャル層３０２表面に、フィ
ールド絶縁膜となる膜厚の厚いシリコン酸化膜３１４が
形成される。続いて、通常のフォトリソグラフィー技術
、イオン注入技術、拡散技術等を用いて、ｎ 型のコレ
クタ領域３６３．ｐ型のベース領域３６４、ｐ 型のグ
ラフト・ベース領域３６５．ｎ 型のエミッタ領域３
６６が形成される。コレクタ領域３６３は埋め込み層３
６１と接続している。引き続いて、通常のフォトリソグ
ラフィー技術、金属配線形成技術等を用いて、コレクタ
電極３７１、ベース電極３７２．エミツト電極３７３が
形成され、図８９図９に図示したバイポーラトランジス
タが完成する。 ［００３２］ 図８９図９に図示したバイポーラトランジスタは、例え
ばＥＣＬ構成のＲＡＭに用いられる。図１０は、そのよ
うなＲＡＭのメモリセルの回路図である。同図における
Ｔ ｒ ３ 、 Ｔ ｒ ４に、図８９図９に図示した
バイポーラトランジスタが用いられている。ＦＩＧ、
６において、Ｔｒ 、Ｔｒ２は横型のｐｎｐ）ランジス
タであり、Ｔｒ、Ｔｒ は縦型のｎｐｎ）ランジスタ
である。また、Ｅ は書き３ ４
Ｒ／Ｗ込み／読み出
し用のエミッタを意味し、ＥＨはホールド用のエミッタ
を意味する。また、Ｗ 、Ｗ−はワード線であり、Ｗ
は高電位側、Ｗ−ば低電位側である十
＋。さ
らに、Ｂ 、Ｂ はビット線であり、両者に印加さ
れる電気信号は反転関係にある。 ［００３３］ 本発明の第１の実施例が上記のように適用される場合、
ホールド電流は、メモリセル当り１．０μＡと設定する
ため、リーク電流は０．１μ八以下に押さえる必要があ
る。従って、トランジスタ１個当りのリーク電流は０．
０５μ八以下に押さえなければならない。これが出来ぬ
場合には、ＲＡＭの動作速度、信頼性等に問題が生じる
。 ［００３４］ 図８９図９に図示したバイポーラトランジスタにおいて
、エミッタ領域３６６の面積を１μｍＸ１μｍとしたと
き、Ｕ溝３４１ａからエミッタ領域３６６までの最短距
離を変化させた場合のコレクターエミッタ間のリーク電
流を測定した。 図１１における曲線Ａはその測定結果である。同様の測
定を、図２０．図２１に示した第２の従来例に適用して
行なった。図１１における曲線Ｂがその測定結果である
。 ［００３５］ この結果から、本実施例によれば、Ｕ溝からエミツト領
域までの最短距離は、従来技術による場合より約２μｍ
短縮できる。従来のＥＣＬ構成のＲＡＭにおけるメモリ
セルサイズは約３００μｍ２であったが、本実施例を適
用するならばメモリセルサイズは約１５０μｍ２にする
ことができる。 ［００３６］ 図１２〜図１４は、本発明の第２の実施例の半導体装置
およびその製造方法を説明するための主要工程順の略断
面図である。 ［００３７］ まず、シリコン基板４０１の表面に、熱酸化によるシリ
コン酸化膜を形成し、このシリコン酸化膜とフォトレジ
スト膜マスクにしなＲＩＥ法により、Ｕ溝４４１が形成
される。熱酸化するにより、Ｕ溝４４１表面にシリコン
酸化膜４１２が形成され、同時にシリコン基板４０１表
面のシリコン酸化膜がシリコン酸化膜４１１ａに変換す
る。Ｕ溝４４１表面を含む表面全面に、ＬＰＣＶＤ法に
より、シリコン窒化膜が堆積される。続いて、ＬＰＣＶ
Ｄ法により、表面全面に多結晶シリコンが堆積される。 この多結晶シリコンをエツチングすることにより、多結
晶シリコン４５１ａがＵ溝４４１内部に埋め込まれる。 このとき、多結晶シリコン４５１ａの表面がＵ溝４４１
上端より０．１〜０．３μｍ程度低い位置になるように
エツチングを行なう。その後、第１の実施例と同様に行
ない、露出部分のシリコン窒化膜がエツチング除去され
、Ｕ溝４４１の表面にのみシリコン窒化膜４３２ａが残
る。次に、多結晶シリコン４５１ａの表面を含む表面全
面に、ＬＰＣＶＤ法により、シリコン窒化膜４３３が堆
積される〔図１２〕。 ［００３８］ 次に、表面全面に、例えばＰＳＧからなるＳＯＧ （ス
ピン オン ガラス）膜４９１が回転塗布される。次に
、Ｎ２と０２との混合ガス中で、まず３００℃での熱処
理が行なわれ、続いて９００℃での熱処理が行なわれる
。これらの熱処理により、ＳＯＧ膜４９１は焼結される
〔図１３〕。 ［００３９］ 次に、フォトレジスト膜（図示せず）をマスクにしたＳ
ＯＧ膜４９１．シリコン窒化膜４３３のエツチングを行
なうことにより、多結晶シリコン４５１ａの表面を覆う
シリコン窒化膜４３３ａおよびＳＯＧ膜４９１ａが形成
される〔図１４〕。 ［００４０３ 本実施例は、第１の実施例と同様の効果を有する。それ
にくわえて、第１の実施例に比べて、表面の平坦性が優
れている。このため、半導体素子の配線形成には特に有
効である。ところで、Ｕ溝上部に配線が形成されている
場合、配線と半導体素子との間において、Ｕ溝に埋め込
まれた多結晶シリコンがフローティング・ゲートとして
機能するということがある。本実施例は、第１の実施例
に比べてＵ溝に埋め込まれた多結晶シリコンのフローテ
ィング・ゲートとしの機能性は低下する。これは第１の
実施例に比べて、本実施例の場合にはＵ溝上部を通る配
線と埋め込まれた多結晶シリコンとを隔てる絶縁膜の膜
厚が厚いためである。 ［００４１］ なお、第２の実施例において、まえもってシリコン窒化
膜４３３ａを形成しておき、ＳＯＧ膜を回転塗布して焼
結し、ＳＯＧ膜をエッチバックする方法をとってもよい
。 ［００４２］
図７は、本発明の第１の実施例の半導体装置およびその
製造方法を説明するための工程順の略断面図である。 ［００２４］ まず、シリコン基板３０１の表面に、９００℃、スチー
ム、２０分の熱酸化によりシリコン酸化膜３１１が形成
される。シリコン酸化膜３１１の膜厚は、５０ｎｍ程度
である。シリコン酸化膜３１１の表面に約１μｍの径の
開口部を有するフォトレジスト膜３８１が塗布形成され
る。フォトレジスト膜３８１をマスクとし、ＣＦ と
ＣＨＦ３との混合ガスを用いたＲＩＥ法により、シリコ
ン酸化膜３１１がエツチング除去される。続いて、フォ
トレジスト膜３８１およびシリコン酸化膜３１１をマス
クとし、ＳＦ６とＣＣＩ。Ｆ２との混合ガスを用いたＲ
ＩＥ法により、シリコン基板３０１が深さ約５μｍエツ
チングされ、Ｕ溝３４１が形成される〔図１〕。 ［００２５］ 次に、０２プラズマにより、フォトレジスト膜３８１が
除去される。次に、９００℃、スチーム、−２０分の熱
酸化により、Ｕ溝３４１の表面にシリコン酸化膜３１２
が形成される。シリコン酸化膜３１２の膜厚は、５０ｎ
ｍ程度である。このときシリコン酸化膜３１１の膜厚も
増加し、これはシリコン酸化膜３１１ａとなる。シリコ
ン酸化膜３１２を形成する目的は、Ｕ溝３４１表面のエ
ツチングによるダメッジを解消するためである。続いて
、Ｕ溝３４１の表面を含む表面全面に、ＬＰＣＶＤ法（
ＬＰは減圧の意味）によりシリコン窒化膜３３２が堆積
される〔図２〕。シリコン窒化膜３３２の膜厚は、１１
００ｎ程度である。 ［００２６］ 次に、表面全面に、ＬＰＣＶＤ法により、多結晶シリコ
ン３５１を堆積する〔図３〕。これの膜厚は、１．０μ
ｍ程度である。 ［００２７］ 次に、ＨＦ、ＨＮＯ３，ＣＨ３ＣＯ０Ｈからなる混合液
を用いてシリコン酸化膜３１１ａ上に形成されているシ
リコン窒化膜３３２上の多結晶シリコン３５１のエツチ
ングを行なうことにより、Ｕ溝３４１内部に多結晶シリ
コン３５１ａが埋め込まれる。その後、ＲＩＥ法、ある
いは熱燐酸によるウェット・エツチング法により露出し
たシリコン窒化膜３３２がエツチング除去され、Ｕ溝３
４１の表面にのみシリコン窒化膜３３２ａが残される〔
図４〕。なお、多結晶シリコン３５１のエツチングはＲ
ＩＥ法を用いてもよい。また、シリコン窒化膜３３２の
露出部分のエツチングは、次の工程で堆積されるシリコ
ン窒化膜をエツチング加工する際に同時に行なう方法も
ある。しかしながらこれは以下の理由により好ましくな
い。後の半導体素子の形成工程において、ＬＯＣＯ３法
により、フィールド絶縁膜となる膜厚の厚いシリコン酸
化膜が形成される。そのとき、熱酸化のマスクに用いる
シリコン窒化膜の膜厚が厚いと、サーマル・ストレスの
発生が大きくなる。 ［００２８］ 次に、多結晶シリコン３５１ａ表面を含む表面全面に、
ＬＰＣＶＤ法により、シリコン窒化膜３３３が堆積され
る〔図５〕。シリコン窒化膜の膜厚は、１１００ｎ程度
である。次に、Ｕ溝３４１の径より約０．５μｍ広く覆
うフォトレジスト膜３８２が形成される〔図６〕。続い
て、フォトレジスト膜３８２をマスクにし、ＣＨＦ３，
０２の混合ガスを用いたＲＩＥ法により、シリコン窒化
膜３３３がエツチング除去される。その後、０２プラズ
マにより、フォトレジスト膜３８２が除去される。これ
により、多結晶シリコン３５１ａ表面を覆うシリコン窒
化膜３３３ａが形成される〔図７〕。 ［００２９］ 図８１図９は、本発明の第１の実施例をバイポーラ半導
体装置に適用した例に関して説明するための略断面図、
略平面図である。 ［００３０１ この適用例では、まず、ｐ型のシリコン基板３０１の表
面にｎ 型の埋め込み層３６１が形成され、表面全面に
ｎ型のシリコンエピタキシャル層３０２の成長が行なわ
れる。これの表面に、熱酸化によるシリコン酸化膜を形
成、した後、シリコンエピタキシャル層３０２．ｎ
型の埋め込み層３６１．およびシリコン基板３０１のシ
リコンエツチングによりＵ溝３４１ａが形成される。Ｕ
溝３４１ａ底面へのｐ型のチャネル・ストッパー３６２
の形成、Ｕ溝３４１ａ表面への絶縁膜の形成が行なわれ
た後、Ｕ溝３４１ａ内部に多結晶シリコンが埋め込まれ
、その後多結晶シリコンの表面を覆うシリコン窒化膜３
３３ａが形成される。 ［００３１］ シリコン窒化膜３３３ａをマスクに用いたＬＯＣＯ３法
により、シリコンエピタキシャル層３０２表面に、フィ
ールド絶縁膜となる膜厚の厚いシリコン酸化膜３１４が
形成される。続いて、通常のフォトリソグラフィー技術
、イオン注入技術、拡散技術等を用いて、ｎ 型のコレ
クタ領域３６３．ｐ型のベース領域３６４、ｐ 型のグ
ラフト・ベース領域３６５．ｎ 型のエミッタ領域３
６６が形成される。コレクタ領域３６３は埋め込み層３
６１と接続している。引き続いて、通常のフォトリソグ
ラフィー技術、金属配線形成技術等を用いて、コレクタ
電極３７１、ベース電極３７２．エミツト電極３７３が
形成され、図８９図９に図示したバイポーラトランジス
タが完成する。 ［００３２］ 図８９図９に図示したバイポーラトランジスタは、例え
ばＥＣＬ構成のＲＡＭに用いられる。図１０は、そのよ
うなＲＡＭのメモリセルの回路図である。同図における
Ｔ ｒ ３ 、 Ｔ ｒ ４に、図８９図９に図示した
バイポーラトランジスタが用いられている。ＦＩＧ、
６において、Ｔｒ 、Ｔｒ２は横型のｐｎｐ）ランジス
タであり、Ｔｒ、Ｔｒ は縦型のｎｐｎ）ランジスタ
である。また、Ｅ は書き３ ４
Ｒ／Ｗ込み／読み出
し用のエミッタを意味し、ＥＨはホールド用のエミッタ
を意味する。また、Ｗ 、Ｗ−はワード線であり、Ｗ
は高電位側、Ｗ−ば低電位側である十
＋。さ
らに、Ｂ 、Ｂ はビット線であり、両者に印加さ
れる電気信号は反転関係にある。 ［００３３］ 本発明の第１の実施例が上記のように適用される場合、
ホールド電流は、メモリセル当り１．０μＡと設定する
ため、リーク電流は０．１μ八以下に押さえる必要があ
る。従って、トランジスタ１個当りのリーク電流は０．
０５μ八以下に押さえなければならない。これが出来ぬ
場合には、ＲＡＭの動作速度、信頼性等に問題が生じる
。 ［００３４］ 図８９図９に図示したバイポーラトランジスタにおいて
、エミッタ領域３６６の面積を１μｍＸ１μｍとしたと
き、Ｕ溝３４１ａからエミッタ領域３６６までの最短距
離を変化させた場合のコレクターエミッタ間のリーク電
流を測定した。 図１１における曲線Ａはその測定結果である。同様の測
定を、図２０．図２１に示した第２の従来例に適用して
行なった。図１１における曲線Ｂがその測定結果である
。 ［００３５］ この結果から、本実施例によれば、Ｕ溝からエミツト領
域までの最短距離は、従来技術による場合より約２μｍ
短縮できる。従来のＥＣＬ構成のＲＡＭにおけるメモリ
セルサイズは約３００μｍ２であったが、本実施例を適
用するならばメモリセルサイズは約１５０μｍ２にする
ことができる。 ［００３６］ 図１２〜図１４は、本発明の第２の実施例の半導体装置
およびその製造方法を説明するための主要工程順の略断
面図である。 ［００３７］ まず、シリコン基板４０１の表面に、熱酸化によるシリ
コン酸化膜を形成し、このシリコン酸化膜とフォトレジ
スト膜マスクにしなＲＩＥ法により、Ｕ溝４４１が形成
される。熱酸化するにより、Ｕ溝４４１表面にシリコン
酸化膜４１２が形成され、同時にシリコン基板４０１表
面のシリコン酸化膜がシリコン酸化膜４１１ａに変換す
る。Ｕ溝４４１表面を含む表面全面に、ＬＰＣＶＤ法に
より、シリコン窒化膜が堆積される。続いて、ＬＰＣＶ
Ｄ法により、表面全面に多結晶シリコンが堆積される。 この多結晶シリコンをエツチングすることにより、多結
晶シリコン４５１ａがＵ溝４４１内部に埋め込まれる。 このとき、多結晶シリコン４５１ａの表面がＵ溝４４１
上端より０．１〜０．３μｍ程度低い位置になるように
エツチングを行なう。その後、第１の実施例と同様に行
ない、露出部分のシリコン窒化膜がエツチング除去され
、Ｕ溝４４１の表面にのみシリコン窒化膜４３２ａが残
る。次に、多結晶シリコン４５１ａの表面を含む表面全
面に、ＬＰＣＶＤ法により、シリコン窒化膜４３３が堆
積される〔図１２〕。 ［００３８］ 次に、表面全面に、例えばＰＳＧからなるＳＯＧ （ス
ピン オン ガラス）膜４９１が回転塗布される。次に
、Ｎ２と０２との混合ガス中で、まず３００℃での熱処
理が行なわれ、続いて９００℃での熱処理が行なわれる
。これらの熱処理により、ＳＯＧ膜４９１は焼結される
〔図１３〕。 ［００３９］ 次に、フォトレジスト膜（図示せず）をマスクにしたＳ
ＯＧ膜４９１．シリコン窒化膜４３３のエツチングを行
なうことにより、多結晶シリコン４５１ａの表面を覆う
シリコン窒化膜４３３ａおよびＳＯＧ膜４９１ａが形成
される〔図１４〕。 ［００４０３ 本実施例は、第１の実施例と同様の効果を有する。それ
にくわえて、第１の実施例に比べて、表面の平坦性が優
れている。このため、半導体素子の配線形成には特に有
効である。ところで、Ｕ溝上部に配線が形成されている
場合、配線と半導体素子との間において、Ｕ溝に埋め込
まれた多結晶シリコンがフローティング・ゲートとして
機能するということがある。本実施例は、第１の実施例
に比べてＵ溝に埋め込まれた多結晶シリコンのフローテ
ィング・ゲートとしの機能性は低下する。これは第１の
実施例に比べて、本実施例の場合にはＵ溝上部を通る配
線と埋め込まれた多結晶シリコンとを隔てる絶縁膜の膜
厚が厚いためである。 ［００４１］ なお、第２の実施例において、まえもってシリコン窒化
膜４３３ａを形成しておき、ＳＯＧ膜を回転塗布して焼
結し、ＳＯＧ膜をエッチバックする方法をとってもよい
。 ［００４２］
以上説明したように本発明は、Ｕ溝構造を有する絶縁分
離領域における埋め込まれた多結晶シリコンの表面を覆
うシリコン窒化膜の形成時点、および以降の半導体素子
の形成時点において、多結晶シリコンの熱酸化に伴なう
体積膨張が生じないため、これに起因するストレスによ
るリーク電流は発生しない。このため、バイポーラ半導
体装置において、絶縁分離領域とエミッタ領域との間隔
は従来より／ＪＸさくすることが可能となり、半導体装
置の高集積化に大きく寄与することができる。
離領域における埋め込まれた多結晶シリコンの表面を覆
うシリコン窒化膜の形成時点、および以降の半導体素子
の形成時点において、多結晶シリコンの熱酸化に伴なう
体積膨張が生じないため、これに起因するストレスによ
るリーク電流は発生しない。このため、バイポーラ半導
体装置において、絶縁分離領域とエミッタ領域との間隔
は従来より／ＪＸさくすることが可能となり、半導体装
置の高集積化に大きく寄与することができる。
【図１】
本発明の第１の実施例を説明するための略断面図である
。
。
【図２】
本発明の第１の実施例を説明するための略断面図である
。
。
【図３】
本発明の第１の実施例を説明するための略断面図である
。
。
【図４】
本発明の第１の実施例を説明するための略断面図である
。
。
【図５】
本発明の第１の実施例を説明するための略断面図である
。
。
【図６】
本発明の第１の実施例を説明するための略断面図である
。
。
【図７】
本発明の第１の実施例を説明するための略断面図である
。
。
【図８】
本発明の第１の実施例をバイポーラ半導体装置に適用し
た場合の略断面図である。
た場合の略断面図である。
【図９】
本発明の第１の実施例をバイポーラ半導体装置に適用し
た場合の略平面図であり、図８の平面図である。
た場合の略平面図であり、図８の平面図である。
【図１０１
本発明の第１の実施例をＥＣＬＲＡＭに適用した場合の
説明に用いる回路図である。 【図１１】 本発明の第１の実施例をバイポーラ半導体装置に適用し
た場合のＵ溝からエミッタ領域までの距離に対するコレ
クタ領域−エミッタ領域間のリーク電流特性を示すグラ
フである。
説明に用いる回路図である。 【図１１】 本発明の第１の実施例をバイポーラ半導体装置に適用し
た場合のＵ溝からエミッタ領域までの距離に対するコレ
クタ領域−エミッタ領域間のリーク電流特性を示すグラ
フである。
【図１２】
本発明の第２の実施例を説明するための略断面図である
。
。
【図１３】
本発明の第２の実施例を説明するための略断面図である
。
。
【図１４】
本発明の第２の実施例を説明するための略断面図である
。
。
【図１５】
第１の従来例である半導体装置のＵ溝構造を有する絶縁
分離領域およびその製造方法を説明するための略断面図
である。
分離領域およびその製造方法を説明するための略断面図
である。
【図１６】
第１の従来例である半導体装置のＵ溝構造を有する絶縁
分離領域およびその製造方法を説明するための略断面図
である。
分離領域およびその製造方法を説明するための略断面図
である。
【図１７】
第１の従来例である半導体装置のＵ溝構造を有する絶縁
分離領域およびその製造方法を説明するための略断面図
である。
分離領域およびその製造方法を説明するための略断面図
である。
【図１８】
第」の従来例である半導体装置のＵ溝構造を有する絶縁
分離領域およびその製造方法を説明するための略断面図
である。
分離領域およびその製造方法を説明するための略断面図
である。
【図１９】
第１の従来例である半導体装置のＵ溝構造を有する絶縁
分離領域およびその製造方法を説明するための略断面図
である。 ［図２０１ 第２の従来例であるバイポーラ半導体装置のＹ溝構造を
有する絶縁分離領域およびその製造方法を説明するため
の略断面図である。
分離領域およびその製造方法を説明するための略断面図
である。 ［図２０１ 第２の従来例であるバイポーラ半導体装置のＹ溝構造を
有する絶縁分離領域およびその製造方法を説明するため
の略断面図である。
【図２１］
第２の従来例であるバイポーラ半導体装置のＹ溝構造を
有する絶縁分離領域およびその製造方法を説明するため
の略断面図である。 【符号の説明】 １０１．２０１，３０１，４０１ シリコン基板１
１１．１１２，２１１，２１２，２１３，３１１，３１
１ａ、３１２，３１４．４１１ａ、４１２ （熱
酸化による）シリコン酸化膜１２１．１２２ （
ＣＶＤ法ニヨル）シリコン酸化膜１３１．２３２，２３
３，３３２，３３２ａ、３３３，３３３ａ、４３２ａ。 ４３３．４３３ａ シリコン窒化膜１４１．３４１
，３４１ａ、４４１ Ｕ溝１５１．２５１，３５１
，３５１ａ、４５１ａ 多結晶シリコン２４２
Ｙ溝 ２６１．３６１ 埋め込み層 ２６２．３６２ チャネル・ストッパー２６３．３
６３ コレクタ領域 ２６４．３６４ ベース領域 ２６５．３６６ エミッタ領域 ２７１．３７１ コレクタ電極 ２７２．３７２ ベース電極 ２７３．３７３ エミッタ電極 ３６５ グラフトベース領域 ３８１，３８２ フォトレジスト膜４９１．４９１
ａ ＳＯＧ膜 Ｂｏ 、８１ ビット線 ＥＲ／Ｗ ｒ Ｉ ｒ ３ 読み出し／書き込み用のエミッタ Ｔｒ 横型ｐｎｐ ）ランジスタＴｒ 縦
型ｎｐｎ）ランジスタ
有する絶縁分離領域およびその製造方法を説明するため
の略断面図である。 【符号の説明】 １０１．２０１，３０１，４０１ シリコン基板１
１１．１１２，２１１，２１２，２１３，３１１，３１
１ａ、３１２，３１４．４１１ａ、４１２ （熱
酸化による）シリコン酸化膜１２１．１２２ （
ＣＶＤ法ニヨル）シリコン酸化膜１３１．２３２，２３
３，３３２，３３２ａ、３３３，３３３ａ、４３２ａ。 ４３３．４３３ａ シリコン窒化膜１４１．３４１
，３４１ａ、４４１ Ｕ溝１５１．２５１，３５１
，３５１ａ、４５１ａ 多結晶シリコン２４２
Ｙ溝 ２６１．３６１ 埋め込み層 ２６２．３６２ チャネル・ストッパー２６３．３
６３ コレクタ領域 ２６４．３６４ ベース領域 ２６５．３６６ エミッタ領域 ２７１．３７１ コレクタ電極 ２７２．３７２ ベース電極 ２７３．３７３ エミッタ電極 ３６５ グラフトベース領域 ３８１，３８２ フォトレジスト膜４９１．４９１
ａ ＳＯＧ膜 Ｂｏ 、８１ ビット線 ＥＲ／Ｗ ｒ Ｉ ｒ ３ 読み出し／書き込み用のエミッタ Ｔｒ 横型ｐｎｐ ）ランジスタＴｒ 縦
型ｎｐｎ）ランジスタ
【図１】
図面
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図９】
【図１１】
【図１２】
【図１３】
【図１４】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０１
【図２１】
Claims (12)
- 【請求項１】半導体基板の一主面に設けられたＵ字状の
溝と、前記溝の表面に設けられた絶縁膜と、 前記絶縁膜を介して前記溝に埋め込まれた多結晶シリコ
ンと、前記多結晶シリコンの表面を直接覆って設けられ
たシリコン窒化膜と、を有することを特徴とする半導体
装置。 - 【請求項２】前記半導体基板が、 ｐ型のシリコン基板と、 前記シリコン基板表面に設けられたｎ＾＋型の埋め込み
層と、前記埋め込み層表面に設けられたｎ型のシリコン
エピタキシャル層と、からなり、 前記シリコンエピタキシャル層と前記埋め込み層とを貫
通する前記溝を有することを特徴とする請求項１記載の
半導体装置。 - 【請求項３】前記絶縁膜が、 熱酸化によるシリコン酸化膜と気相成長によるシリコン
窒化膜との２層膜からなることを特徴とする請求項２記
載の半導体装置。 - 【請求項４】前記多結晶シリコンの表面が前記溝の上端
部より低い位置に有る前記多結晶シリコンと、 前記多結晶シリコンの表面を直接覆って設けられた前記
シリコン窒化膜表面の凹部に設けられたＳＯＧ膜と、 を有することを特徴とする請求項１記載の半導体装置。 - 【請求項５】前記半導体基板が、 ｐ型のシリコン基板と、 前記シリコン基板表面に設けられたｎ＾＋型の埋め込み
層と、前記埋め込み層表面に設けられたｎ型のシリコン
エピタキシャル層と、からなり、 前記シリコンエピタキシャル層と前記埋め込み層とを貫
通する前記溝を有することを特徴とする請求項４記載の
半導体装置。 - 【請求項６】前記絶縁膜が、 熱酸化によるシリコン酸化膜と気相成長によるシリコン
窒化膜との２層膜からなることを特徴とする請求項５記
載の半導体装置。 - 【請求項７】シリコン基板の一主面に、第１の絶縁膜を
形成する工程と、前記第１の絶縁膜をマスクとして、前
記半導体基板にＵ字状の溝を設ける工程と、 前記溝の表面に、第２の絶縁膜を形成する工程と、前記
第１，および第２の絶縁膜の表面に、第３の絶縁膜を形
成する工程と、前記第２，および前記第３の絶縁膜を介
して、前記溝の内部に多結晶シリコンを理め込む工程と
、 前記多結晶シリコンをマスクとして、前記第３の絶縁膜
の露出部分を除去する工程と、 前記多結晶シリコンの表面を覆うシリコン窒化膜を形成
する工程と、を有することを特徴とする半導体装置の製
造方法。 - 【請求項８】前記シリコン基板の一主面を熱酸化するこ
とにより、前記第１の絶縁膜であるシリコン酸化膜を形
成する工程と、前記溝の表面を熱酸化することにより、
前記第２の絶縁膜であるシリコン酸化膜を形成する工程
と、 気相成長により、前記第３の絶縁膜であるシリコン窒化
膜を形成する工程と、を有することを特徴とする請求項
７記載の半導体装置の製造方法。 - 【請求項９】前記溝の内部に前記多結晶シリコンを埋め
込む過程において、前記多結晶シリコンの表面を前記溝
の上端部分より低くする工程と、前記多結晶シリコンの
表面を覆う前記シリコン膜表面に、ＳＯＧ膜を塗布し、
焼結する工程と、 前記多結晶シリコンの表面を覆う前記シリコン膜表面の
凹部に、前記ＳＯＧ膜を形成する工程と、 を有することを特徴とする請求項８記載の半導体装置の
製造方法。 - 【請求項１０】ｐ型のシリコン基板の一主面にｎ＾＋型
の埋め込み層を形成し、前記ｎ＾＋型の埋め込み層の表
面にｎ型のシリコンエピタキシャル層を形成し、前記シ
リコンエピタキシャル層の表面に第１の絶縁膜を形成す
る工程と、前記第１の絶縁膜をマスクとして、前記シリ
コンエピタキシャル層および前記埋め込み層を貫通する
Ｕ字状の溝を形成する工程と、前記溝の表面に、第２の
絶縁膜を形成する工程と、前記第１，および第２の絶縁
膜の表面に、第３の絶縁膜を形成する工程と、前記第２
，および前記第３の絶縁膜を介して、前記溝の内部に多
結晶シリコンを埋め込む工程と、 前記多結晶シリコンをマスクとして、前記第３の絶縁膜
の露出部分を除去する工程と、 前記多結晶シリコンの表面を覆うシリコン窒化膜を形成
する工程と、を有することを特徴とする半導体装置の製
造方法。 - 【請求項１１】前記シリコンエピタキシャル層の表面を
熱酸化することにより、前記第１の絶縁膜であるシリコ
ン酸化膜を形成する工程と、前記溝の表面を熱酸化する
ことにより、前記第２の絶縁膜であるシリコン酸化膜を
形成する工程と、 気相成長により、前記第３の絶縁膜であるシリコン窒化
膜を形成する工程と、を有することを特徴とする請求項
１０記載の半導体装置の製造方法。 - 【請求項１２】前記溝の内部に前記多結晶シリコンを埋
め込む過程において、前記多結晶シリコンの表面を前記
溝の上端部分より低くする工程と、前記多結晶シリコン
の表面を覆う前記シリコン膜表面に、ＳＯＧ膜を塗布し
、焼結する工程と、 前記多結晶シリコンの表面を覆う前記シリコン膜表面の
凹部に、前記ＳＯＧ膜を形成する工程と、 を有することを特徴とする請求項１１記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40101890A JPH0427141A (ja) | 1989-12-20 | 1990-12-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-332055 | 1989-12-20 | ||
| JP33205589 | 1989-12-20 | ||
| JP40101890A JPH0427141A (ja) | 1989-12-20 | 1990-12-10 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0427141A true JPH0427141A (ja) | 1992-01-30 |
Family
ID=26574065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40101890A Pending JPH0427141A (ja) | 1989-12-20 | 1990-12-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0427141A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929504A (en) * | 1997-06-16 | 1999-07-27 | Nec Corporation | Semiconductor device with trench isolation structure and fabrication method thereof |
| JP2000031268A (ja) * | 1998-06-29 | 2000-01-28 | Samsung Electron Co Ltd | 狭いチャンネル効果を最小化するトランジスタ―及び浅いトレンチ隔離に埋設される電界透過遮断膜を有するトランジスタ―形成方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS589333A (ja) * | 1981-07-08 | 1983-01-19 | Hitachi Ltd | 半導体装置 |
| JPS5992546A (ja) * | 1982-11-19 | 1984-05-28 | Hitachi Ltd | バイポ−ラ集積回路装置 |
-
1990
- 1990-12-10 JP JP40101890A patent/JPH0427141A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS589333A (ja) * | 1981-07-08 | 1983-01-19 | Hitachi Ltd | 半導体装置 |
| JPS5992546A (ja) * | 1982-11-19 | 1984-05-28 | Hitachi Ltd | バイポ−ラ集積回路装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929504A (en) * | 1997-06-16 | 1999-07-27 | Nec Corporation | Semiconductor device with trench isolation structure and fabrication method thereof |
| US6197661B1 (en) | 1997-06-16 | 2001-03-06 | Nec Corporation | Semiconductor device with trench isolation structure and fabrication method thereof |
| JP2000031268A (ja) * | 1998-06-29 | 2000-01-28 | Samsung Electron Co Ltd | 狭いチャンネル効果を最小化するトランジスタ―及び浅いトレンチ隔離に埋設される電界透過遮断膜を有するトランジスタ―形成方法 |
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