JPS60111437A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60111437A JPS60111437A JP21859083A JP21859083A JPS60111437A JP S60111437 A JPS60111437 A JP S60111437A JP 21859083 A JP21859083 A JP 21859083A JP 21859083 A JP21859083 A JP 21859083A JP S60111437 A JPS60111437 A JP S60111437A
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- Japan
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- film
- substrate
- insulating film
- etching
- sio2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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- Drying Of Semiconductors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する詳細な説明〕
本発明は、半導体装置の製造方法に係り、特に微細化が
進んだ集積回路の素子分離技術の改良に関する。
進んだ集積回路の素子分離技術の改良に関する。
半導体集積回路の高集積化、素子の微細化が進むにつれ
て、素子分離も微細化の必要が出て来た。
て、素子分離も微細化の必要が出て来た。
従来の選択酸化法（ＬＯＧＯＳ）ではバーズビークが発
生するため２μｍ以下の素子分離は困難となっている。
生するため２μｍ以下の素子分離は困難となっている。
このＬＯＧＯＳに代わり、基板の素子分離領域をエツチ
ングして凹部を形成し、この凹部に表面が平坦になるよ
うに絶縁膜を址め込む素子分離法（ＢＯＸ ）が提案さ
れている。その一例の基板工程を第１図（ａ）〜（ｃ）
を用いて説明する。
ングして凹部を形成し、この凹部に表面が平坦になるよ
うに絶縁膜を址め込む素子分離法（ＢＯＸ ）が提案さ
れている。その一例の基板工程を第１図（ａ）〜（ｃ）
を用いて説明する。
まず、Ｓｉ基板（１）に選択的に凹部を形成し、その後
、全面にＱ０法によりＳ ｉｏ ２膜伐）を堆積し、そ
の表面にスピンコード法により、レジスト膜（３）で平
坦化する（ａ図）この後、レジスト膜（３）とＳ ｉｏ
２膜（２）を両者に対してエツチングレートが等しい条
件に設定された反応性イオンエツチング法（ＲＩＥ）に
よシ、基板表面が露出するまで、全面エツチングする（
ｂ図）この後周知の工程で所望の素子を形成する。
、全面にＱ０法によりＳ ｉｏ ２膜伐）を堆積し、そ
の表面にスピンコード法により、レジスト膜（３）で平
坦化する（ａ図）この後、レジスト膜（３）とＳ ｉｏ
２膜（２）を両者に対してエツチングレートが等しい条
件に設定された反応性イオンエツチング法（ＲＩＥ）に
よシ、基板表面が露出するまで、全面エツチングする（
ｂ図）この後周知の工程で所望の素子を形成する。
しかしながらこの方法では、絶縁膜（２）を表面からエ
ツチングして、Ｓｔ基板凸部表面が露出した時エツチン
グを終了する訳であるが、この制御が難かしい。すなわ
ち、絶縁膜（２）の膜厚のバラツキとＲＩＥのバラツキ
があるため、必ずオーバーエツチングを行なう必要があ
り、このオーバーエツチングのためにＳｔ基板凸部表面
よりも絶縁膜表面の高さが低くなってしまう。（０図参
照）。
ツチングして、Ｓｔ基板凸部表面が露出した時エツチン
グを終了する訳であるが、この制御が難かしい。すなわ
ち、絶縁膜（２）の膜厚のバラツキとＲＩＥのバラツキ
があるため、必ずオーバーエツチングを行なう必要があ
り、このオーバーエツチングのためにＳｔ基板凸部表面
よりも絶縁膜表面の高さが低くなってしまう。（０図参
照）。
このために、完全な平坦化は不可能であり製造工程のマ
ージンも少ない。またＳｔ基板凸部表面付近での電界集
中によりｓ ｇｏｇＩｄ Ｖｇ特性のリーク電流が増加
する等のトランジスタ特性の劣化も引き起こしてし捷う
欠点がある。
ージンも少ない。またＳｔ基板凸部表面付近での電界集
中によりｓ ｇｏｇＩｄ Ｖｇ特性のリーク電流が増加
する等のトランジスタ特性の劣化も引き起こしてし捷う
欠点がある。
本発明は上述した従来法の欠点を改善したもので、エッ
チバックの際、絶縁膜の下部にエツチングレートの遅い
第２の絶縁膜を形成する事により、エッチバックのマー
ジンを広げるとともに、Ｓｊ基板凸部のフィールド絶縁
膜の膜べりを防止するように素子の信頼性と歩留り向上
を可能とした製造方法を提供する事を目的とする。
チバックの際、絶縁膜の下部にエツチングレートの遅い
第２の絶縁膜を形成する事により、エッチバックのマー
ジンを広げるとともに、Ｓｊ基板凸部のフィールド絶縁
膜の膜べりを防止するように素子の信頼性と歩留り向上
を可能とした製造方法を提供する事を目的とする。
本発明は捷ず、半導体基板に耐エツチングマスクを形成
して半導体基板のフィールド部に凹部を形成した後、基
板全面に凹部の段差と同等もしくはこれ以上の膜厚を有
する第１の絶縁膜を堆積する。そして、この絶縁膜の前
記フィールド領域上に例えば、通常の写真蝕刻法により
、凹部の段差より厚いスペーサ膜を選択的に形成する。
して半導体基板のフィールド部に凹部を形成した後、基
板全面に凹部の段差と同等もしくはこれ以上の膜厚を有
する第１の絶縁膜を堆積する。そして、この絶縁膜の前
記フィールド領域上に例えば、通常の写真蝕刻法により
、凹部の段差より厚いスペーサ膜を選択的に形成する。
この後、全面に流動性物質膜を形成して前記基板表面を
平坦化する。そして、前記流動性物質膜とスペーサ膜を
マスクにＳｔ基板凸部の第１の絶縁膜のＳｔ基板の界面
近くのみに、イオン注入法により、不純物を導入してＲ
ＩＥに対するエツチングレートの遅い第２の絶縁層を形
成する。
平坦化する。そして、前記流動性物質膜とスペーサ膜を
マスクにＳｔ基板凸部の第１の絶縁膜のＳｔ基板の界面
近くのみに、イオン注入法により、不純物を導入してＲ
ＩＥに対するエツチングレートの遅い第２の絶縁層を形
成する。
この後、前記第１の絶縁膜に対するエツチングレートが
スペーサ膜に対するそれよりも同程度が、それよりも大
きいエツチング法を用いて、全面をエツチングする。こ
のエツチング法では、第２の絶縁層はエツチングレート
は、第１の絶縁膜よりかなり遅いか、エツチングされな
いものとする。
スペーサ膜に対するそれよりも同程度が、それよりも大
きいエツチング法を用いて、全面をエツチングする。こ
のエツチング法では、第２の絶縁層はエツチングレート
は、第１の絶縁膜よりかなり遅いか、エツチングされな
いものとする。
このエツチング法を用いて、第２の絶縁層を露出するま
でエツチングする。この後、第２の絶縁膜の一部あるい
は、全部をエツチングして、ｓｉ基板表面を露出させる
。こうして、平坦に埋め込まれた絶縁膜で分離された素
子形成領域に所望の素子を形成する。
でエツチングする。この後、第２の絶縁膜の一部あるい
は、全部をエツチングして、ｓｉ基板表面を露出させる
。こうして、平坦に埋め込まれた絶縁膜で分離された素
子形成領域に所望の素子を形成する。
本発明によれば、平坦にエッチバックする時、第２の絶
縁層がエツチングのストッパーとして働くため、エッチ
バックのオーバエツチングが可能であり、完全に平坦な
埋め込みが容易に再現性良く形成できエツチング条件の
マージンも広がる。
縁層がエツチングのストッパーとして働くため、エッチ
バックのオーバエツチングが可能であり、完全に平坦な
埋め込みが容易に再現性良く形成できエツチング条件の
マージンも広がる。
すなわち絶縁膜の膜厚のバラツキ柑、エッチンクノハラ
ッキ等を気にしなくて済む。
ッキ等を気にしなくて済む。
さらに、この第２の絶縁膜をフィールド領域上部に残す
事により、その後のエツチング処理によるフィールド膜
減りも減少させる事が出来るので、Ｓｊ基板凸部の段差
が無く又は少なく出来るだめここで発生する寄生チャネ
ルの発生が防止出来、トランジスタ特性での、１０ｇＩ
ｄ−Ｖｇ４？性のリーク電流の増加も防止出来る。
事により、その後のエツチング処理によるフィールド膜
減りも減少させる事が出来るので、Ｓｊ基板凸部の段差
が無く又は少なく出来るだめここで発生する寄生チャネ
ルの発生が防止出来、トランジスタ特性での、１０ｇＩ
ｄ−Ｖｇ４？性のリーク電流の増加も防止出来る。
従って本発明によれば、再現性良く、制御良く、埋め込
み工程が行なえるので、半導体装置の歩留り、および信
頼性が向上する。
み工程が行なえるので、半導体装置の歩留り、および信
頼性が向上する。
〔発明の実施例〕
以下本発明の一実施例を第２図を参照して説明する。捷
ず、面方位（財）、比抵抗６〜１２Ω−傭のｐ型Ｓｔ基
板２１を用意して、この上に耐エツチングマスク兼イオ
ン注入マスクとなる例えば、４０００ＸのＳｉＯ２膜を
形成し、これを素子形成領域にのみ残して、反応性イオ
ンエツチング法により、フィールド領域に０．６μｍ程
度の凹部を形成する。続いて例えばＢ＋イオンを３５Ｋ
ｅＶでｌＸｌ０”’／ｄ程度イオン注入して、チャネル
ストッパとなる２層２２を形成する。次に５ｊ０２膜を
除去した後、必要ならば２００Ａ程度の熱酸化膜を形成
した後、基板全面に例えば、 ＣＶＩ）による５ｉ０２
膜ｉ：４３）を約（１，８μ角形成する。次にＳｉＯ２
膜１２３）表面の四部上部にスペーサ膜としてＣＶＤ法
による５ｉ０２膜１２４）を写真蝕刻法により選択的に
形成する。その後流動性物膜としてリンを２ｘｔｏ２１
．／ｉ以上含むＰＳＧ膜（ハ）を１． Ｏｔｌｍ Ｆ４
度形成した後、熱処理例えば１０００’０２０分、Ｎ２
ガス中を行なう事により、 ＰＳＧ膜（２■を流動させ
て基板表面を平坦にする（第２図（ａ））。
ず、面方位（財）、比抵抗６〜１２Ω−傭のｐ型Ｓｔ基
板２１を用意して、この上に耐エツチングマスク兼イオ
ン注入マスクとなる例えば、４０００ＸのＳｉＯ２膜を
形成し、これを素子形成領域にのみ残して、反応性イオ
ンエツチング法により、フィールド領域に０．６μｍ程
度の凹部を形成する。続いて例えばＢ＋イオンを３５Ｋ
ｅＶでｌＸｌ０”’／ｄ程度イオン注入して、チャネル
ストッパとなる２層２２を形成する。次に５ｊ０２膜を
除去した後、必要ならば２００Ａ程度の熱酸化膜を形成
した後、基板全面に例えば、 ＣＶＩ）による５ｉ０２
膜ｉ：４３）を約（１，８μ角形成する。次にＳｉＯ２
膜１２３）表面の四部上部にスペーサ膜としてＣＶＤ法
による５ｉ０２膜１２４）を写真蝕刻法により選択的に
形成する。その後流動性物膜としてリンを２ｘｔｏ２１
．／ｉ以上含むＰＳＧ膜（ハ）を１． Ｏｔｌｍ Ｆ４
度形成した後、熱処理例えば１０００’０２０分、Ｎ２
ガス中を行なう事により、 ＰＳＧ膜（２■を流動させ
て基板表面を平坦にする（第２図（ａ））。
次に例えばイオン注入法により、Ｎ″−（窒素イオン）
を１×１０ ／７７膜イオン注入する。その後必要なら
ば例えば、１０００’イー１．Ｎ２中、２０分の熱処理
を行なう。そして、Ｓｉ基板凹部では５ｉＯｚｆ２３１
の上部に、Ｓｉ基板凸部では５ｉ０２膜（ハ）の下部に
Ｓ ｉＯ２とＮ２の複合物Ｃ２６）を形成する。この複
合物は、ＳｉＮと似た耐エツチング特性を示す。
を１×１０ ／７７膜イオン注入する。その後必要なら
ば例えば、１０００’イー１．Ｎ２中、２０分の熱処理
を行なう。そして、Ｓｉ基板凹部では５ｉＯｚｆ２３１
の上部に、Ｓｉ基板凸部では５ｉ０２膜（ハ）の下部に
Ｓ ｉＯ２とＮ２の複合物Ｃ２６）を形成する。この複
合物は、ＳｉＮと似た耐エツチング特性を示す。
この後、フレオン系ガスを用いたＲＩｇにより、全面エ
ツチングを行なう。この時のエツチング条件は、Ｓ ｉ
Ｏ２膜（２４）とＰＳＧ膜１２５）はほぼ等しいぐらい
、複合物（２０に対しては５１０２膜（２４）、ＰＳＧ
膜（２つより２倍以上遅くなるように設定する。
ツチングを行なう。この時のエツチング条件は、Ｓ ｉ
Ｏ２膜（２４）とＰＳＧ膜１２５）はほぼ等しいぐらい
、複合物（２０に対しては５１０２膜（２４）、ＰＳＧ
膜（２つより２倍以上遅くなるように設定する。
とのＲＩＥで、複合物（ハ）表面が露出するまでエツチ
ングする。（第２図Ｃ図）その後、例えばリン酸を１８
０°Ｃ以上に温めだエツチング液を用いて、複合物（ハ
）を除去する（第２図ｄ図参照）。
ングする。（第２図Ｃ図）その後、例えばリン酸を１８
０°Ｃ以上に温めだエツチング液を用いて、複合物（ハ
）を除去する（第２図ｄ図参照）。
その後、通常の工程に従いＭ）ＳＦＥＴを形成する。
本実施例によれば、複合物（イ）でエツチングをストラ
グさせる事が出来るので、エツチング工程でのフィール
ド絶縁膜の膜ペリは無い。
グさせる事が出来るので、エツチング工程でのフィール
ド絶縁膜の膜ペリは無い。
寸だ、第２図ｄの工程後、凸部のＳｉ基板をエツチング
しても良い。これによりＳｉ基板にＮ等の打込み不純物
が残留する場合は取り去る事が出来る。この工程後は、
Ｓｉ基板凸部表面より、フィールド絶縁膜が盛り上がっ
て形成されるｐで、寄生チャネルの発生の防止にはより
効果がある。
しても良い。これによりＳｉ基板にＮ等の打込み不純物
が残留する場合は取り去る事が出来る。この工程後は、
Ｓｉ基板凸部表面より、フィールド絶縁膜が盛り上がっ
て形成されるｐで、寄生チャネルの発生の防止にはより
効果がある。
本発明の他の実施例を第３図を用いて説明する。
才ず％Ｐｍ５ｔ基板Ｇηを用意して、この上に、耐エツ
チングマスク兼イオン注入マスクとなる例えば熱酸化膜
Ｇ邊と約３０００Ａの（至）によるＰｏ１ｙ−８ｔ膜Ｃ
（３）を素子領域のみに写真蝕刻法により選択的に残置
させる。その後、フレオン系ガスを用いたＲＩＥに」＝
シ、フォトレジスト（図示してい冷・い。Ｐｏ１ｙ−８
ｔｃ！３上のみに残置しである）ケマスクにフィールド
領域のＳｉ基板０１）をエツチングして、０．６μｍ程
度の凹部を形成する。絖いて、例えば、Ｂイオンを；−
３５ＫｅＶ Ｘ １０ ／ａｄ程度、イオン注入して、
四部にチャネルストッパとなるＰ層０４）を形成する。
チングマスク兼イオン注入マスクとなる例えば熱酸化膜
Ｇ邊と約３０００Ａの（至）によるＰｏ１ｙ−８ｔ膜Ｃ
（３）を素子領域のみに写真蝕刻法により選択的に残置
させる。その後、フレオン系ガスを用いたＲＩＥに」＝
シ、フォトレジスト（図示してい冷・い。Ｐｏ１ｙ−８
ｔｃ！３上のみに残置しである）ケマスクにフィールド
領域のＳｉ基板０１）をエツチングして、０．６μｍ程
度の凹部を形成する。絖いて、例えば、Ｂイオンを；−
３５ＫｅＶ Ｘ １０ ／ａｄ程度、イオン注入して、
四部にチャネルストッパとなるＰ層０４）を形成する。
その後、フォトレジストを除去する。次に必要ならば、
２０ＯＡ程度の熱酸化膜を凹部に形成する。次に基板全
面に例えば（至）法による５ｉ０２膜（伺を０．８μｍ
程度形成する。
２０ＯＡ程度の熱酸化膜を凹部に形成する。次に基板全
面に例えば（至）法による５ｉ０２膜（伺を０．８μｍ
程度形成する。
次に５ｉ０２１１ｉ（３■表面の凹部上部にスペーサ膜
として（至）によるＳ ｉｏ２膜を０，８μｍ程度、写
真蝕刻法により選択的に形成する。その後、流動性物膜
としてリンを２ Ｘ １０” ／ｃｒｄ以上含むＰＳＧ
膜（３力を１０μｍ程度形成した後、熱処理例えば、９
００’Ｏ。
として（至）によるＳ ｉｏ２膜を０，８μｍ程度、写
真蝕刻法により選択的に形成する。その後、流動性物膜
としてリンを２ Ｘ １０” ／ｃｒｄ以上含むＰＳＧ
膜（３力を１０μｍ程度形成した後、熱処理例えば、９
００’Ｏ。
ｗｅｔ０２ 、３０分を行７１＋てＰＳＧ膜（３７）を
流動させて基板表面を平坦化する。（第３図ａ） 次に例えば、イオン注入法により、Ｎ＋イオンをｌＸｌ
０ ／ｃＩＩｌ程度イオン注入する。その後必要ならば
熱処理９００’０． Ｎ２ 、４０分根度を行なう。そ
して、Ｓｉ基板凹部ではＳｉＯ２膜Ｃ３５１上部に８１
基板凸部では５ｉ０２膜０５１の下部に５ｉ０２とＮ２
の複合物（至）、約２０００Ａ程度を形成する。（第３
図ｂ）この複合物（３印の耐エツチング特性はＳｉＮと
同様の特性を示す。
流動させて基板表面を平坦化する。（第３図ａ） 次に例えば、イオン注入法により、Ｎ＋イオンをｌＸｌ
０ ／ｃＩＩｌ程度イオン注入する。その後必要ならば
熱処理９００’０． Ｎ２ 、４０分根度を行なう。そ
して、Ｓｉ基板凹部ではＳｉＯ２膜Ｃ３５１上部に８１
基板凸部では５ｉ０２膜０５１の下部に５ｉ０２とＮ２
の複合物（至）、約２０００Ａ程度を形成する。（第３
図ｂ）この複合物（３印の耐エツチング特性はＳｉＮと
同様の特性を示す。
この後、例えばＣＦ４ガスとＨ２ガスを含むガスを用い
たＲＩＥにより、全面をエツチングして、複合膜（至）
とｐｏｌｙ−８ｔ （３３）を露出する。このエツチン
グ条件は、５ｉ０２膜Ｃ（９ＩＰＳＧ膜０ηは同程度の
エツチングレートであり、複合膜（晒とｐｏｌｙ−８ｔ
膜Ｇ■はｅよとんどエツチングされない様に設定する。
たＲＩＥにより、全面をエツチングして、複合膜（至）
とｐｏｌｙ−８ｔ （３３）を露出する。このエツチン
グ条件は、５ｉ０２膜Ｃ（９ＩＰＳＧ膜０ηは同程度の
エツチングレートであり、複合膜（晒とｐｏｌｙ−８ｔ
膜Ｇ■はｅよとんどエツチングされない様に設定する。
（第３図Ｃ）
その後例えば、ＣＦ４ガスと０２ガスを含むケミカルド
ライエッチ（ＣＤＥ ）により、ｐｏｌｙ−ｓｔ（ハ）
のみをエツチングし、ざらに弗酸のエツチング液により
熱酸化膜（３りのみを除去する事により、 Ｓｉ基板凸
部表面を露出させる。（第３図ｄ） この後、必要ならば％複合膜（財）をリン酸を１８０°
Ｃ以上に熱したエツチング液で除去しても良い。
ライエッチ（ＣＤＥ ）により、ｐｏｌｙ−ｓｔ（ハ）
のみをエツチングし、ざらに弗酸のエツチング液により
熱酸化膜（３りのみを除去する事により、 Ｓｉ基板凸
部表面を露出させる。（第３図ｄ） この後、必要ならば％複合膜（財）をリン酸を１８０°
Ｃ以上に熱したエツチング液で除去しても良い。
この後、通常の工程に従ってＭＯＳ ｌ”ＥＴを形成す
る。
る。
本実施例を用いれば、Ｓｌ基板凸部は、ｐｏｌｙ−８ｉ
で保睦されているので、 ＲＩＥによるダメージ層が形
成される心配はない。
で保睦されているので、 ＲＩＥによるダメージ層が形
成される心配はない。
また、このｐｏｌｙ−ｓｉ （３３）があるので、Ｎ＋
のイオン注入の時のＳｔ基板Ｇυへの計のつきぬけを防
止出来るので、イオン注入のマージンが拡大される。
のイオン注入の時のＳｔ基板Ｇυへの計のつきぬけを防
止出来るので、イオン注入のマージンが拡大される。
本発明によりＣＶＤ−６ｉ０２膜の膜べりが２０００Ｘ
程度もあったものがＯＡもしくは半分以下に抑える事が
可能となる。本発明は他に変形する事が出来る。
程度もあったものがＯＡもしくは半分以下に抑える事が
可能となる。本発明は他に変形する事が出来る。
例えば、Ｎイオンの代わりに、Ａｅイオンを単独あるい
は０（酸素）イオンと絹み合わせてイオン注入して、ア
ルミナ膜を形成する事により同様の効果が得られる。ま
た他のイオンでもイオン注入する事により同様の効果が
得られればいい。例えば、フィールドの絶縁膜にＳｉＮ
を用いた時はＯイオンをイオン注入してＳｉＮとＯ０複
合膜を形成すれば良い。まだアルカリ土類金属例えばＭ
ｇ、Ｃａ等のイオンでも良い。またドライであるＲＩＥ
でエッチバックしたが、■４Ｆ等の液体を用いても・良
い。またフィールド領域に埋め込む絶縁膜としてスパッ
タ法、プラズマＱの法による５１０２ ＩＩ ＋ＳｉＮ
膜、 ｐｏｌｙ−ｓｉ膜、 ＡＡ２０３膜、またはこれ
らの複合膜が用い得る。又ｐｏｌｙ−ｓｉ（ハ）の代わ
りに５ｉＮＡ１２０３等も用い得る事が出来る。
は０（酸素）イオンと絹み合わせてイオン注入して、ア
ルミナ膜を形成する事により同様の効果が得られる。ま
た他のイオンでもイオン注入する事により同様の効果が
得られればいい。例えば、フィールドの絶縁膜にＳｉＮ
を用いた時はＯイオンをイオン注入してＳｉＮとＯ０複
合膜を形成すれば良い。まだアルカリ土類金属例えばＭ
ｇ、Ｃａ等のイオンでも良い。またドライであるＲＩＥ
でエッチバックしたが、■４Ｆ等の液体を用いても・良
い。またフィールド領域に埋め込む絶縁膜としてスパッ
タ法、プラズマＱの法による５１０２ ＩＩ ＋ＳｉＮ
膜、 ｐｏｌｙ−ｓｉ膜、 ＡＡ２０３膜、またはこれ
らの複合膜が用い得る。又ｐｏｌｙ−ｓｉ（ハ）の代わ
りに５ｉＮＡ１２０３等も用い得る事が出来る。
まだ他の実施例の一例を第４図を用いて説明する。Ｐ−
８ｔ基板上（４１）に熱酸化膜（４２１とＰｏ １ｙ−
８ｉ （４３１を選択的に形成し、これをマスクにＳｔ
基板を０．６μｍ程度エツチングした後、チャネルスト
ッパ層（何をイオン注入で形成し、全面にＣＶＤ法によ
るＳｉＯ２を形成する。（ここまでは第３図で示したも
のと同じ工程）その後、例えばＮイオンを１Ｘｔｏ ／
ｄ程度イオン注入して、複合膜＋４６０を形成する。こ
の時、Ｓｔ基板凹部にも形成される（ ４６ｂ ）が、
これは電気的には絶縁膜と同じで何ら問題なく、チャネ
ルストッパーの方が拡散系数が大きいために、後の工程
の熱処理で、複合膜（４６ｂ）を包み込むように形成さ
れるので、チャネルストッパも問題ない。この後、ポリ
エスチレン系しジス） （４７）を全面に形成して基板
表面を平坦にした後、ＣＦ４と０２ガスを用いたＲＩＥ
を用いてエッチバックして、Ｔ）ｏ ｘｙ−８ｉ （４
３）表面を露出させる。その後、ｐｏｌｙ−ｓｉ（４３
と熱酸化膜（４２１を除去して凸部Ｓｔ基板表面を露出
させる。
８ｔ基板上（４１）に熱酸化膜（４２１とＰｏ １ｙ−
８ｉ （４３１を選択的に形成し、これをマスクにＳｔ
基板を０．６μｍ程度エツチングした後、チャネルスト
ッパ層（何をイオン注入で形成し、全面にＣＶＤ法によ
るＳｉＯ２を形成する。（ここまでは第３図で示したも
のと同じ工程）その後、例えばＮイオンを１Ｘｔｏ ／
ｄ程度イオン注入して、複合膜＋４６０を形成する。こ
の時、Ｓｔ基板凹部にも形成される（ ４６ｂ ）が、
これは電気的には絶縁膜と同じで何ら問題なく、チャネ
ルストッパーの方が拡散系数が大きいために、後の工程
の熱処理で、複合膜（４６ｂ）を包み込むように形成さ
れるので、チャネルストッパも問題ない。この後、ポリ
エスチレン系しジス） （４７）を全面に形成して基板
表面を平坦にした後、ＣＦ４と０２ガスを用いたＲＩＥ
を用いてエッチバックして、Ｔ）ｏ ｘｙ−８ｉ （４
３）表面を露出させる。その後、ｐｏｌｙ−ｓｉ（４３
と熱酸化膜（４２１を除去して凸部Ｓｔ基板表面を露出
させる。
この方法によれば、複合膜を形成した後に、平坦化をす
るので、流動性物膜として低温で行なえるフォトレジス
ト、ポリイミド、スピンオングラス等が用いられる。
るので、流動性物膜として低温で行なえるフォトレジス
ト、ポリイミド、スピンオングラス等が用いられる。
まだＮＭＯ８で説明したが、 ０ＭＯ８、ＳＯ８、バイ
ポーラ３次元ＩＣ等に応用出来る。
ポーラ３次元ＩＣ等に応用出来る。
第１図（ａ）〜（ｃ）は従来の素子分離技術の製造工程
の断面図、第２図（ａ）〜（ｄ）、第３図（ａ）〜（ｄ
）及び第４図は、本発明の実施例の工程の断面図である
。 図において、 １．２１，３１．４１・・・Ｓｔ基板、２２．３４．４
４・・・チャネルストッパ一層、２．２４，３６，２３
，３５．４５・・・ＣＶＤ−８ｉ ０２．２２．３２・
・・熱酸化膜、 ２５．３７．４７・・・流動性物膜、 ２６．３８．４６・・・複合膜。 代理人 弁理士 則 近 憲 佑 （ほか１名）
の断面図、第２図（ａ）〜（ｄ）、第３図（ａ）〜（ｄ
）及び第４図は、本発明の実施例の工程の断面図である
。 図において、 １．２１，３１．４１・・・Ｓｔ基板、２２．３４．４
４・・・チャネルストッパ一層、２．２４，３６，２３
，３５．４５・・・ＣＶＤ−８ｉ ０２．２２．３２・
・・熱酸化膜、 ２５．３７．４７・・・流動性物膜、 ２６．３８．４６・・・複合膜。 代理人 弁理士 則 近 憲 佑 （ほか１名）
Claims (2)
- （１）半導体基板上に第１のマスク材を形成して、第１
のマスク材をマスクにフィールド領域に四部を形成する
工程と、基板全面に第１の絶縁膜を形成する工程と、こ
の基板を平担にするように第２の膜を形成する工程と、
前記第１の絶縁膜の凸■・１の所定深さの位置に不純物
をイオン注入してエツチングしにくい第２の絶縁膜を形
成する工程と、しかる後前記第２の膜及び第１の絶縁膜
を前記第２の絶縁膜が露出する迄全面エツチングする工
程とを具備した事を特徴とする半導体装１面の製造方法
。 - （２）第２の膜を形成する工程の前に前記第１の絶縁膜
の凸部の一部にイオン注入により不純物を導入して、エ
ツチングしにくい第２の絶縁膜を形成する工程を行なう
事を特徴とする特許 範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21859083A JPS60111437A (ja) | 1983-11-22 | 1983-11-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21859083A JPS60111437A (ja) | 1983-11-22 | 1983-11-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60111437A true JPS60111437A (ja) | 1985-06-17 |
Family
ID=16722337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21859083A Pending JPS60111437A (ja) | 1983-11-22 | 1983-11-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60111437A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01143231A (ja) * | 1987-11-27 | 1989-06-05 | Nec Corp | 半導体装置の製造方法 |
| JPH027541A (ja) * | 1988-06-27 | 1990-01-11 | Nec Corp | 半導体装置の製造方法 |
| US5674784A (en) * | 1996-10-02 | 1997-10-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming polish stop layer for CMP process |
| US5902127A (en) * | 1996-06-17 | 1999-05-11 | Samsung Electronics Co., Ltd. | Methods for forming isolation trenches including doped silicon oxide |
| JPH11233612A (ja) * | 1997-12-01 | 1999-08-27 | Samsung Electronics Co Ltd | 半導体装置のトレンチ隔離形成方法 |
| JP2008251800A (ja) * | 2007-03-30 | 2008-10-16 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法、及び半導体装置 |
-
1983
- 1983-11-22 JP JP21859083A patent/JPS60111437A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01143231A (ja) * | 1987-11-27 | 1989-06-05 | Nec Corp | 半導体装置の製造方法 |
| JPH027541A (ja) * | 1988-06-27 | 1990-01-11 | Nec Corp | 半導体装置の製造方法 |
| US5902127A (en) * | 1996-06-17 | 1999-05-11 | Samsung Electronics Co., Ltd. | Methods for forming isolation trenches including doped silicon oxide |
| US5674784A (en) * | 1996-10-02 | 1997-10-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming polish stop layer for CMP process |
| JPH11233612A (ja) * | 1997-12-01 | 1999-08-27 | Samsung Electronics Co Ltd | 半導体装置のトレンチ隔離形成方法 |
| JP2008251800A (ja) * | 2007-03-30 | 2008-10-16 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法、及び半導体装置 |
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