JPH11195701A

JPH11195701A - 半導体装置及びその製造方法

Info

Publication number: JPH11195701A
Application number: JP1201698A
Authority: JP
Inventors: Masato Sakao; 眞人坂尾
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-01-06
Filing date: 1998-01-06
Publication date: 1999-07-21
Anticipated expiration: 2018-01-06
Also published as: JP3196830B2

Abstract

(57)【要約】【課題】トレンチ分離においてリ一ク電流を発生させ
ず、またサブスレショルド電流にハンプを発生させる形
状上の問題を回避し、さらに素子分離部分に、その後の
形状形成を困難にする段差を形成することのない、特性
を向上した半導体素子の構造と製造方法を提供する。【解決手段】半導体基板の素子分離用の溝内に素子分
離用絶縁膜が埋込まれてなる半導体装置において、素子
分離用の溝は、その溝の上部を構成する第１の溝１０５
と、溝の下部を構成する第２の溝１０７により構成さ
れ、第１の溝は第２の溝より、広い溝幅を有し、第１の
溝の側壁に接するように第１の絶縁膜１０６ａが形成さ
れ、第１の溝のうち、第１の絶縁膜が形成されていない
部分と第２の溝とが、第１の絶縁膜と被エッチング速度
の異なる第２の絶縁膜１１０で埋設されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に係わ
り、特に、トレンチ分離（ＳＴＩ；ｓｈａｌｌｏｗｔ
ｒｅｎｃｈｉｓｏｌａｌｉｏｎ）におけるリーク電流
の防止と集積度向上に好適な半導体装置及びその製造方
法に関する。

【０００２】

【従来の技術】−般的に、半導体装置に広く用いられる
選択酸化による素子分離方法（ＬｏｃａＩｏｘｉｄａ
ｔｉｏｎｏｆｓｉｌｉｃｏｎ；ＬＯＣＯＳ）は、側
面酸化膜によるバーズビーク、熱処理で誘起されるバッ
ファ層の応力によるシリリコン基板の結晶欠陥およびチ
ャネル形成を阻止するためにイオン注入された不純物の
再分布などの問題により、半導体装置の電気的特性の向
上および高集積を妨げる原因となっている。

【０００３】ＬＯＣＯＳ法の問題点を改善するための方
法の−つとして、半導体基板をエッチングしてトレンチ
を形成し、これに絶稼膜を埋め込んで素子分離層を形成
するトレンチ分離（ＳＴＩ；ｓｈａｌｌｏｗｔｒｅｎ
ｃｈｉｓｏｌａｌｉｏｎ）が提案された。このＳＴＩ
は、素子分離の形成において、ＬＯＣＯＳのように熱酸
化工程によらないため、熱酸化工程に誘発されるＬＯＣ
ＯＳ法の短所をある程度軽減することができる。ＳＴＩ
法によれば、ＳＴＩの深さを調節することにより、１Ｇ
ビットクラス以上のＤＲＡＭの高集積化のために必要な
０．２μｍ以下の幅を有する素子分離（トレンチ）の形
成が可能である。

【０００４】図７及び図８は、従来のトレンチ分離方法
にて製作されたＭＯＳＦＥＴの問題点を説明するための
平面図および断面図である。

【０００５】図７において、２０１が素子領域、２０２
がゲート電極、２０３がコンタクト孔である、図に示さ
れるように、コンタクト孔２０３が素子領域２０１の外
側にずれて形成されると、素子分離領域すなわちトレン
チ分離２０５部分をエッチングすることになり、素子、
例えばＭＯＳＦＥＴを形成した際の、リーク電流発生の
原因となる。

【０００６】これは、図８に示すようにコンタクト孔２
０３を開口した時に、トレンチ分離２０５がのった部分
は、トレンチ分離２０５内の層間絶縁膜２０７がエッチ
ンクされ、拡散層２０６のオーバーエッチング領域２０
８となる。これは、拡散層２０６の拡散層領域よりも深
く開口されるために、この内部にコンタクトの埋め込み
部材を埋め込んでも、拡散層２０６より深い部分に埋め
込み部村が、直接埋設されるため、電気的にリークを発
生させる原因となる。２０４はシリコン基板を示してい
る。

【０００７】このような、トレンチ分離領域にコンタク
ト孔がのるといった間違を防止するために、トレンチ分
離領域をフォトリソグラフイーで決定される最小寸法よ
りも小さく製作する方法が開示されている。

【０００８】図９〜図１３の、１９９４シンポジウム
オンブイエルエスアイテクノロジー（Ｓｉｍｐ
ｏｓｉｕｍｏｎＶＬＳＩＴｅｃｈｎｏｌｏｇｙ）
ｐ．１９−２０「ＡＳｔｒａｉｇｈｔ−Ｌｉｎｅ一
ＩｓｏｌａｔｉｏｎａｎｄＴｒｅｎｃｈ−Ｇａｔｅ
Ｔｒａｎｓｉｓｉｔｏｒ（ＳＬＩＴ）Ｃｅｌｌｆｏｒ
Ｇｉｇａ−ｂｉｔＤＲＡＭｓ」に示された方法につ
いて説明する。

【０００９】図９のように、初めにＰ型シリコン基板３
０１を熱酸化し、酸化シリコン膜３０２を形成し、素子
分離を形成するためのフォトレジスト３０３をパターニ
ングする。この時、フォトレジストは、フォトリソグラ
フイーで形成できる最小寸法になっている。この状態か
らシリコン酸化膜３０２をＰ型シリコン基板３０１が露
出するまで、エッチングする。

【００１０】続いて、図１０の様に、酸化シリコン膜３
０４を成膜し、さらに、図１１の様に、ドライエッチン
ク技術を用いてエッチバックし、酸化シリコン膜３０２
に形成された、開口の側壁部分のみに側壁酸化シリコン
膜３０４ａとして付設する。

【００１１】さらに、図１２の様に、Ｐ型シリコン基板
３０１をエッチングし、溝３０５を形成する。ここで、
図中に示したように、リソグラフィーで決定される最小
寸法よりも、Ｓの間隔だけ小さな開口幅で講３０５が形
成できる。

【００１２】この状態から、酸化シリコン膜（図示しな
い）を堆積し、エッチバックを行なうことにより、Ｐ型
シリコン基板３０１内に酸化シリコン膜を埋め込みトレ
ンチ素子分離３０６が形成される。

【００１３】このように、リソグラフィーで決定される
最小寸法より小さいサィズでトレンチ素子分離が形成で
きるために、図７、８で示したコンタクトのずれに対す
るマージンよりも、大きなマージンが確保できる。

【００１４】しかし、図１４に示すように、ＭＯＳＦＥ
Ｔなどの素子を形成するためには、チャネルイオン注入
（図中の矢印Ｂ）をするための犠牲酸化膜３０７を形成
する必要がある。

【００１５】この時、イオン注入後にこの犠牲酸化膜３
０７を除去する際、トレンチ素子分離３０６の上部分の
酸化膜も同時にエッチングされ、図１５に示す凹部３０
９が形成されてしまう。

【００１６】この状態でＭＯＳＦＥＴを形成形成する
と、図１６のように、凹部３０９にゲー卜酸化膜３１０
とゲート電極３１１が埋め込まれる。従って、ゲート電
極３１１に電圧が印加されると、凹部の角の部分の電界
が、本来のチャネルより強くなり（電界集中領域３１
２）、この角の部分において、反転層が先に形成され
る。そのため、この部分のスレショルド電圧が低下し、
このＭＯＳＦＥＴの電気特性上、サブスレショルド電圧
が変化するようになり、サブスレショルド領域で電流の
ハンプ現象を起こす。従って、リーク電流の増加およぴ
オン・オフ特性の劣化を招く。

【００１７】また、上記の問題を回避する方法として、
特開平５−３４３５１５に、開示された方法がある。こ
れを、図１７〜図２１に示す。

【００１８】まず図１７では、半導体基板４０１上に、
ＣＶＤ酸化膜からなる第１の酸化膜４０２を形成する。
次に、素子分離領域を含む領域に対応する部分の第１の
酸化膜４０２を選択的に除去して開口する。この開口は
フォトリソグラフィーでの最小解像幅に設定される。

【００１９】次いで、第２の酸化膜４０３を開口部を含
む全面に形成する。この状態から、エッチバックを行な
い、図１８のように、第１の酸化膜４０２の側壁にサイ
ドウォール４０４を形成する。ここで、第１の酸化膜と
サイドウォールをマスクとして半導体基板にエッチング
を行ない、溝４０８を形成する。次に、サイドウォール
が形成された第１の酸化膜４０２をマスクとして、ボロ
ン（Ｂ）を注入することで、チャネルストッパ領域４０
９が形成される。

【００２０】次に、図１９に示されるように、第１の酸
化膜４０２とサイドウオール４０４を除去した後、半導
体基板４０１を熱酸化し、さらに、ＴＥＯＳ（テトラエ
トキシシラン）膜からなる第３の酸化膜４０６を堆積
し、熱酸化膜４０６を形成する。これを熱処理によりリ
フローし、第３の酸化膜４０６の表面を平坦化する。

【００２１】次いで、図２０のようにフォトレジスト膜
４０７を用い、ドライエッチングにより第３の酸化膜４
０６をキャップ酸化膜４１０に形成する。

【００２２】次に、図２１のように、フォトレジスト膜
４０７を除去後、キャップ酸化膜４１０に等方性エッチ
ングを行ない、キャップ酸化膜４０７の幅を縮小する。

【００２３】この、素子分離では、先に掲げた例の様
な、トレンチ分離の角が形成されないため、この部分で
生じるサブスレショルド時性の劣化は発生しない。しか
し、リソグラフィーで得られる最小寸法より、溝の部分
は小さくなるものの、素子分離の占有領域はこれより大
きくなっている。

【００２４】また、半導体基板の上に、分離用酸化膜が
形成されるため、基板上に凹凸が形成され、この上層の
微細なゲート電極の形成が困難となる欠点が残る。

【００２５】

【発明が解決しようとする課題】本発明は、上記の問題
点に鑑みてなされたものであり、トレンチ分離（ＳＴ
Ｉ）において、コンタクトが素子領域からはずれて、素
子分離上に形成されても、リ一ク電流を発生させること
なく、また、ＭＯＳＦＥＴにおいてサブスレショルド電
流にハンプを発生させる形状上の問題を回避し、さらに
素子分離部分に、その後の形状形成を困難にする段差
（凹凸）を形成することのない、特性を向上した半導体
素子の構造と製造方法を提供することにある。

【００２６】

【課題を解決するための手段】前記問題を解決するた
め、本発明では、半導体基板の素子分離領域に形成され
た素子分離用の溝内に、素子分離用絶縁膜が埋込まれて
なる半導体装置において、素子分離用の溝は、その溝の
上部を構成する第１の溝と、溝の下部を構成する第２の
溝により構成され、第１の溝は第２の溝より、広い溝幅
を有し、第１の溝の側壁に接するように第１の絶縁膜が
形成され、第１の溝のうち、第１の絶縁膜が形成されて
いない部分と第２の溝とが、第１の絶縁膜と被エッチン
グ速度の異なる第２の絶縁膜で埋設されている構成とし
た。その場合、第１の溝のうち、第１の絶縁膜が形成さ
れいない部分の幅が、フォトリソグラフイーにおける最
小解像幅よりも狭い幅となっている構成とすることもで
きる。また、第１の溝の深さが、素子領域上に形成すべ
き電極のコンタクト孔が素子領域から外れてオーバーエ
ッチングされる予想深さよりも深い構成とすることもで
きる。また、第１の絶縁膜が窒化シリコン膜である構成
とすることもできる。また、第２の絶縁膜が酸化シリコ
ン膜である構成とすることもできる。一方、本発明で
は、半導体基板の素子分離領域に形成した素子分離用の
溝に理込まれた絶縁膜により半導体基板の素子分離を行
なう半導体装置の製造方法において、半導体基板上に酸
化シリコン膜と窒化シリコン膜を積層して形成し、それ
ら酸化シリコン膜と窒化シリコン膜の前記素子分離領域
に対応する部分を選択的に除去するとともに、半導体基
板に第１の溝を形成する工程と、第１の溝の側壁に接す
るように側壁絶縁膜を形成する工程と、窒化シリコン膜
と側壁絶縁膜をマスクとしてエッチングを行ない、半導
体基板に第２の溝を形成する工程と、第１の溝のうち側
壁絶縁膜の形成されていない部分及び第２の溝内に、側
壁絶縁膜と被エッチング速度の異なる絶縁膜を埋設する
工程と、窒化シリコン膜と酸化シリコン膜を除去する工
程とを含む方法を採用した。その際、第１の溝のうち、
第１の絶縁膜が形成されいない部分の幅を、フォトリソ
グラフイーにおける最小解像幅よりも狭い幅に形成する
方法とすることもできる。また、第１の溝の深さを、素
子領域上に形成すべき電極のコンタクト孔が素子領域か
ら外れてオーバーエッチングされる予想深さよりも予め
深く形成しておくこともできる。また、第１の絶縁膜に
窒化シリコン膜を用いることもできる。また、第２の絶
縁膜に酸化シリコン膜を用いることもできる。また、窒
化シリコン膜と酸化シリコン膜を除去する工程におい
て、化学的機械研磨とエッチング技術を用いることもで
きる。

【００２７】本発明によれば、トレンチ分離（ＳＴＩ）
において、コンタクトが素子領域からはずれて、素子分
離上に形成されても、リーク電流を発生させることな
く、また、本発明のトレンチ素子分離を使用して形成し
たＭＯＳＦＥＴにおいてサブスレショルド電流にハンプ
を発生させるような形状上の問題を回避し、さらに素子
分離部分に、その後の形状形成を困難にするような、段
差（凹凸）を形成することがなく、これらにより電気的
特性を向上した半導体素子の構造と製造方法を提供する
ことができる。

【００２８】

【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を参照して説明する。図１〜図６は、本発
明の実施の形態に係る半導体装置を説明するために製造
工程順に示した断面図である。

【００２９】図１に示す工程では、Ｐ型シリコン基板１
０１上に、熱酸化により第１の酸化シリコン膜１０２を
１０μｍ程度形成する。次に、ＣＶＤ法により第１の窒
化シリコン膜１０３を１００μｍ程度形成する。続い
て、フォトリソグラフイー技術によリフォトレジスト１
０４に後の工程で第１の溝１０５を形成するための開口
を形成する。ここで、開口幅をフォトリソグラフィー工
程における最小解像幅に設定した。ここでは、０．２μ
ｍとした。

【００３０】次に、図２に示す工程では、フォトレジス
ト１０４をマスクにエッチンクを行ない。第１の酸化シ
リコン膜１０２、第１の窒化シリコン膜１０３、Ｐ型シ
リコン基板１０１に開口を転写するとともに、第１の溝
１０５を形成する。

【００３１】この第１の溝１０５の深さは１００μｍか
ら１５０μｍ程度が選択される。この深さは、１００か
ら１５０ｎｍ程度のみでなく、近接する拡散層の深さや
トレンチ素子分離の深さ、幅の設定に対し適当に選択で
きる。これは、前述のオーバーエッチング領域の深さを
考慮して設定することができ、オーバーエッチング領域
の深さより深い方が、本発明の特徴が活かせるからであ
る。

【００３２】続いて、ＣＶＤ法を用いて、第２の窒化シ
リコン膜１０６を第１の溝１０５内を含む全面に形成す
る。この第１の溝１０５の幅と第２の窒化シリコン膜１
０６の膜厚により、後で形成されるトレンチ素子分離の
幅が決定される。第２の窒化シリコン膜１０６を５０μ
ｍ程度に選訳すると、先に記したように、フォトレジス
ト１０４で決定される第１の溝１０５の幅が０．２μｍ
程度であるため、後の工程で形成されるトレンチ素子分
離の幅は、０．１μｍ程度に縮小できる。

【００３３】次に、図３に示すように、第２の窒化シリ
コン膜１０６をエッチバックして、第１の溝１０５の側
壁部分にのみ残し、側壁窒化シリコン膜１０６ａとす
る。この状態から、第１の窒化シリコン膜１０３と側壁
窒化シリコン膜１０６ａをマスクにＰ型シリコン基板１
０１をエッチングし、第２の溝１０７を形成する。

【００３４】次に、図４の工程に示されるように、例え
ば、ハイデンシティープラズマ（ＨＤＰ）を用いた装置
で、第２の酸化シリコン膜１０８を第２の溝１０７を完
全に埋め込むように形成する。膜厚は、４００〜５００
μｍ程度が適当である。

【００３５】次に、図５に示すように、ケミカル・メカ
ニカル・ポリッシング（ＣＭＰ）法を用いて、第２の酸
化シリコン膜１０８をポリッシング除去し、主に、第２
の酸化シリコン膜１０８を第２の溝１０７内に残置し、
理込み酸化シリコン膜１０９とする。

【００３６】このＣＭＰにおいて、第１の窒化シリコン
膜１０３が、ＣＭＰの停止層として機能する。これは、
ＣＭＰの加工速度が酸化シリコン膜と窒化シリコン膜で
１０倍程度異なるため、酸化シリコン膜のポッリシング
が終了した後、窒化シリコン膜が露出することにより、
その加工がほとんど進行しなくなるため、ＣＭＰ（加
工）の停止層として機能することによる。

【００３７】また、ＣＭＰを用いた酸化シリコン膜の埋
込み法だけでなく、ドライエッチンク技術を用いて第２
の酸化シリコン膜１０８を第２の溝１０７内に理め込む
ことも可能である。その際も、第１の窒化シリコン膜１
０３が、停止層として機能する。これは、窒化シリコン
膜の露出を検出することにより、酸化シリコン膜の埋込
みが完了したことを確認できることによる。

【００３８】次に、図６に示す工程において、第１の窒
化シリコン膜１０３をウェットエッチングにより除去
し、さらに、第１の酸化シリコン膜１０２もウエットエ
ッチングにより除去することにより、素子分離１１０が
形成される。素子分離１１０のＰ型シリコン基板１０１
からの突出量は、５０μｍ以下であり、後工程のフォト
リソグラフィーにも充分な余裕を与える、良好な平坦性
が得られる。

【００３９】この平坦性は、第１の酸化シリコン膜１０
２と第１の窒化シリコン膜１０３の膜厚の設定と酸化シ
リコン膜のウェットエッチング量により決定されるもの
であり、この５０μｍのみに限定されるものではない。

【００４０】この後、図示していないが、デバイスに必
要となるゲート電極等を形成し、酸化シリコン膜が主と
なる層問絶縁膜を形成した後、窒化シリコン膜と酸化シ
リコン膜でエッチングの選択比のあるエッチング方法で
層問絶縁膜にコンタクト孔を開口する。

【００４１】このように、酸化シリコン膜が窒化シリコ
ン膜に対して選択的にエッチングされる条件によってエ
ッチングすることにより、コンタクトが素子領域からず
れて形成されても、側壁窒化シリコン膜１０６ａの部分
がエッチングの停止層となり、リーク電流を生じるよう
なコンタクトのオーバーエッチング部分を形成すること
を防止できる。

【００４２】

【発明の効果】以上説明したように、本発明では、半導
体基板の素子分離領域に形成した、溝の上部側壁には窒
化シリコン膜が形成されており、その窒化シリコン膜の
内側及び、その内側部分の下部には、酸化シリコン膜が
形成されているため、前記の窒化シリコン膜の部分が、
コンタクト形成の目合せのずれに対するマージンとな
る。マージンについては、実施の形態のように５０ｎｍ
程度となり、これは、現状の露光装置が有する目合せの
精度に対して充分な値である。

【００４３】また、本発明では、溝の上側部分を広い溝
とし、下側部分のみ狭い（フォトリソグラフィーの最小
解像幅以下の）溝としている。これにより、一様に狭い
溝に埋込み絶縁膜を埋込む場合に比較して、応力を緩和
することができ、応力起因のリーク電流を抑制すること
ができる。

【００４４】また、窒化シリコン膜は溝の上側の側壁部
分のみに形成されている。これは、酸化シリコン膜に比
べ、窒化シリコン膜の応力が大きいため、コンタクト形
成のマージン拡大及びリークの発生原因となるコンタク
トのオーバーエッチング部分の形成防止に必要となる最
小の額城にのみ窒化シリコン膜を設けていることによ
る。

【００４５】従って、例えば、窒化シリコン膜が講内全
体に理込まれている構造や、溝の上側のみでなく溝の下
側にも亘って側壁全体に理込まれている場合に比べて、
応力が小さく形成できる。従って、応力起因の素子分離
部分のリーク電流を抑制する効果を有する。

【００４６】また、素子領域に接する素子分離部分に窒
化シリコン膜が形成されているため、チャネル注入で砂
要となる犠牲酸化及びそれにょって形成された酸化膜を
除去する工程をともなっても、窒化シリコン膜の部分が
膜減りすることはなく、従って、素子領域の端に角部が
形成され、ゲート電極からの電界集中が生じるといった
問題の発生も防止できる。

【００４７】これにより、ＭＯＳＦＥＴの特性としてサ
ブスレショルド特性の変動、すなわち、逆峡チャネル効
果やハンプ現象の抑制を行なう効果をもつものとなる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る製造工程を示す断面
図である。

【図２】本発明の実施の形態に係る製造工程を示す断面
図である。

【図３】本発明の実施の形態に係る製造工程を示す断面
図である。

【図４】本発明の実施の形態に係る製造工程を示す断面
図である。

【図５】本発明の実施の形態に係る製造工程を示す断面
図である。

【図６】本発明の実施の形態に係る製造工程を示す断面
図である。

【図７】従来のトレンチ素子分離を示す平面図である。

【図８】従来のトレンチ素子分離を示す断面図である。

【図９】従来のトレンチ素子分離の製造工程を示す断面
図である。

【図１０】従来のトレンチ素子分離の製造工程を示す断
面図である。

【図１１】従来のトレンチ素子分離の製造工程を示す断
面図である。

【図１２】従来のトレンチ素子分離の製造工程を示す断
面図である。

【図１３】従来のトレンチ素子分離の製造工程を示す断
面図である。

【図１４】従来のトレンチ素子分離の問題点を示す断面
図である。

【図１５】従来のトレンチ素子分離の問題点を示す断面
図である。

【図１６】従来のトレンチ素子分離の問題点を示す断面
図である。

【図１７】従来のトレンチ素子分離の他の問題点を示す
断面図である。

【図１８】従来のトレンチ素子分離の他の問題点を示す
断面図である。

【図１９】従来のトレチ素子分離の他の問題点を示す断
面図である。

【図２０】従来のトレンチ素子分離の他の問題点を示す
断面図である。

【図２１】従来のトレンチ素子分離の他の問題点を示す
断面図である。

【符号の説明】

１０１Ｐ型シリコン基板１０２酸化シリコン膜１０３窒化シリコン膜１０４フォトレジスト１０５第１の溝１０６窒化シリコン膜１０７第２の溝１０８酸化シリコン膜１０９埋込み酸化シリコン膜１１０素子分離２０１素子領域２０２ゲート電極２０３コンタクト孔２０４シリコン基板２０５トレンチ分離２０６拡散層２０７層間絶縁膜３０１Ｐ型シリコン基板３０２酸化シリコン膜３０３フォトレジスト３０４酸化シリコン膜３０４ａ側壁酸化シリコン膜３０５溝３０６トレンチ素子分離３０７犠牲酸化膜３０８不純物注入領域３０９凹部３１０ゲート酸化膜３１１ゲート電極３１２電界集中領域４０１半導体基板４０２第１の酸化膜４０３第２の酸化膜４０４サイドウォール４０５熱酸化膜４０６第３の酸化膜４０７フォトレジスト膜４０８溝４０９チャネルストッパ領域４１０キャップ酸化膜

Claims

【特許請求の範囲】

【請求項１】半導体基板の素子分離領域に形成された
素子分離用の溝内に、素子分離用絶縁膜が埋込まれてな
る半導体装置において、素子分離用の溝は、その溝の上
部を構成する第１の溝と、溝の下部を構成する第２の溝
により構成され、第１の溝は第２の溝より、広い溝幅を
有し、第１の溝の側壁に接するように第１の絶縁膜が形
成され、第１の溝のうち、第１の絶縁膜が形成されてい
ない部分と第２の溝とが、第１の絶縁膜と被エッチング
速度の異なる第２の絶縁膜で埋設されていることを特徴
とする半導体装置。
【請求項２】前記第１の溝のうち、前記第１の絶縁膜
が形成されていない部分の幅が、フォトリソグラフイー
における最小解像幅よりも狭い幅となっていることを特
徴とする請求項１記載の半導体装置。
【請求項３】前記第１の溝の深さが、素子領域上に形
成すべき電極のコンタクト孔が素子領域から外れてオー
バーエッチングされる予想深さよりも深いことを特徴と
する請求項１又は２記載の半導体装置。
【請求項４】前記第１の絶縁膜が窒化シリコン膜であ
ることを特徴とする請求項１〜３記載の半導体装置。
【請求項５】前記第２の絶縁膜が酸化シリコン膜であ
ることを特徴とする請求項１〜３記載の半導体装置。
【請求項６】半導体基板の素子分離領域に形成した素
子分離用の溝に理込まれた絶縁膜により、半導体基板の
素子分離を行なう半導体装置の製造方法において、半導
体基板上に酸化シリコン膜と窒化シリコン膜を積層して
形成し、それら酸化シリコン膜と窒化シリコン膜の前記
素子分離領域に対応する部分を選択的に除去するととも
に、半導体基板に第１の溝を形成する工程と、第１の溝
の側壁に接するように側壁絶縁膜を形成する工程と、前
記窒化シリコン膜と側壁絶縁膜をマスクとしてエッチン
グを行ない、半導体基板に第２の溝を形成する工程と、
前記第１の溝のうち前記側壁絶縁膜の形成されていない
部分及び前記第２の溝内に、側壁絶縁膜と被エッチング
速度の異なる絶縁膜を埋設する工程と、前記窒化シリコ
ン膜と前記酸化シリコン膜を除去する工程とを含むこと
を特徴とする半導体装置の製造方法。
【請求項７】前記第１の溝のうち、前記第１の絶縁膜
が形成されいない部分の幅を、フォトリソグラフイーに
おける最小解像幅よりも狭い幅に形成することを特徴と
する請求項６記載の半導体装置の製造方法。
【請求項８】前記第１の溝の深さを、素子領域上に形
成すべき電極のコンタクト孔が素子領域から外れてオー
バーエッチングされる予想深さよりも予め深く形成して
おくことを特徴とする請求項６又は７記載の半導体装置
の製造方法。
【請求項９】前記第１の絶縁膜が窒化シリコン膜であ
ることを特徴とする請求項６〜８記載の半導体装置。
【請求項１０】前記第２の絶縁膜が酸化シリコン膜で
あることを特徴とする請求項６〜８記載の半導体装置。
【請求項１１】前記窒化シリコン膜と前記酸化シリコ
ン膜を除去する工程において、化学的機械研磨とエッチ
ング技術を用いることを特徴とする半導体装置の製造方
法。