JP4034136B2 - 半導体素子の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に係り、より詳細には、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いた半導体素子（以下、ＳＯＩ素子）及びその製造方法に関する。
【０００２】
【従来の技術】
通常のバルクシリコン基板とは異なって、ＳＯＩ基板は、支持手段である基層と、埋込み酸化膜と、素子が形成さるべき半導体層との積層構造を有する。かかるＳＯＩ基板に集積されたＳＯＩ素子は、埋込み酸化膜によって完全な素子分離を成し遂げることができる。特に、接合キャパシタンスを低減できることから、低電力化及び高速化の利点がある。半導体素子の高性能化が進むに伴い、ＳＯＩ素子の活用範囲は徐々に広まりつつある。
【０００３】
以下、図１ないし図６に基づき、従来の技術について説明する。図中、同一の要素には同一の符号を使用した。
図１は、従来のトレンチ素子分離膜を備えるＳＯＩ素子及びその製造方法を説明するための図である。
図１を参照すれば、基層１０と、埋込み酸化膜１５と、半導体層２０とを含む基板３０が提供される。次に、前記半導体層２０の活性領域を限定しつつ前記埋込み酸化膜１５を露出させるトレンチＡを形成する。次に、前記トレンチＡの内壁及び底面に熱酸化膜３２及び窒化膜ライナー３６を順次形成した後、前記トレンチＡを完全に埋め込む絶縁膜３７を形成する。これにより、前記熱酸化膜３２、窒化膜ライナー３６及び絶縁膜３７を含む素子分離膜４１が形成される。図１から明らかなように、前記素子分離膜４１の底面は前記埋込み酸化膜１５に接しているため、このような素子分離膜はディープ（ｄｅｅｐ）素子分離膜と言える。
【０００４】
前記活性領域にゲート絶縁膜７５を介在させゲート電極８０を形成した後に、前記ゲート電極８０の両側にソース／ドレイン領域９０を形成する。前記素子分離膜４１と同様に、前記ソース／ドレイン領域９０もその底面が前記埋込み酸化膜１５に接するように形成できる。これにより、前記活性領域に形成されるトランジスタは、前記素子分離膜４１及び埋込み酸化膜１５に取り囲まれて、完全な素子分離を成し遂げられ、接合キャパシタンスが減る。その結果、ディープ素子分離膜を備えるＳＯＩ素子は高速素子に好適な特性を有するといった長所がある。
【０００５】
ところで、前記熱酸化膜３２を形成するに祭し、前記半導体層２０と埋込み酸化膜１５との界面に酸素原子が浸透して酸化反応を起こし易い。これにより、前記半導体層２０と埋込み酸化膜１５との界面が浮き上がれば、前記半導体層２０がベンディングされてしまうといった問題がある。前記半導体層２０がベンディングされれば、転位欠陥が生じ、これは漏れ電流が増える原因となる。
【０００６】
そして、図１に示したように、ディープ素子分離膜を有するＳＯＩ素子においては、バルクシリコン基板を用いた素子とは異なって、ボディ、すなわち前記半導体層２０が電気的に浮遊されている。このため、素子の作動時にチャネル領域の下部に電荷が蓄積される。蓄積された電荷は、寄生バイポーラ誘導ブレークダウン及びラッチアップなどの現象を引き起こし、ＳＯＩ素子の動作特性を不安定にする問題がある。かかる問題点をフローティングボディエフェクト（基板浮遊効果）と呼ぶ。
【０００７】
基板浮遊効果を無くすために、素子分離膜の底面が埋込み酸化膜に接しないように素子分離膜を浅く形成し、前記素子分離膜下部の半導体層にボディコンタクトを形成して所定の電圧を印加するＳＯＩ素子が提案されている。このような素子分離膜は前記ディープ素子分離膜に比べてシャロウ（ｓｈａｌｌｏｗ）素子分離膜と言える。
ところで、このようなシャロウ素子分離膜を有するＳＯＩ素子は動作特性が安定しているのに対し、電圧が印加される半導体層とソース／ドレイン領域との間に接合部が形成されて接合キャパシタンスが増えるといった問題点を有する。
この理由から、最近、ディープ素子分離膜及びシャロウ素子分離膜の長所を合わせ持たせるために、単一のトレンチが相異なる二つの深さを有するデュアルトレンチ構造の素子分離膜を形成する方法に関する研究がなされつつある。
【０００８】
図２ないし図６は、従来のデュアルトレンチ構造の素子分離膜を備えるＳＯＩ素子及びその製造方法を説明するための図である。
まず、図２を参照すれば、基層１０と、埋込み酸化膜１５と、半導体層２０とを含む基板３０が提供される。前記半導体層２０上に前記半導体層２０の活性領域を限定する素子分離予定領域を露出さすべくパッド酸化膜３５及び窒化膜４０よりなるマスクパターン４２を形成する。次に、前記マスクパターン４２をエッチングマスクとして前記半導体層２０をエッチングすることにより、前記半導体層２０内にシャロウトレンチＢを形成する。前記シャロウトレンチＢの内壁及び底面に熱酸化膜３２を形成した後、前記熱酸化膜３２が形成された結果物上に前記シャロウトレンチＢの一方の底面を露出させる感光膜パターン５０を形成する。
【０００９】
図３を参照すれば、前記感光膜パターン５０をエッチングマスクとして前記熱酸化膜３２及び半導体層２０をエッチングすることにより、前記埋込み酸化膜１５を露出させるディープトレンチＣを形成する。この時、前記シャロウトレンチＢの一方の内壁に形成された熱酸化膜３２部分もエッチングされることにより、前記半導体層２０の側壁が曝される。これにより、相異なる深さを有するシャロウトレンチＢ及びディープトレンチＣよりなるデュアルトレンチＤが形成される。
次に、前記感光膜パターン５０を灰化処理して除去する。
【００１０】
図４を参照すれば、図３の結果物上に窒化膜ライナー６０を形成し、前記デュアルトレンチＤを完全に埋め込む絶縁膜６５を形成する。次に、前記絶縁膜６５が形成された結果物の上面を平坦化させて前記窒化膜４０の上面を露出させる。前記平坦化させる段階を化学機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ： 以下、ＣＭＰ）法により行う場合に、膜質による研磨率の違いのために、前記絶縁膜６５の上面が前記窒化膜４０の上面よりもやや低い場合がある。
【００１１】
図５を参照すれば、前記窒化膜４０を除去して前記パッド酸化膜３５を露出させる。ところで、この時に、前記窒化膜ライナー６０の一部も除去されて前記半導体層２０と絶縁膜６５との間の前記半導体層２０の表面にグルーブ（ｇｒｏｏｖｅ）Ｇが形成される。
【００１２】
図６を参照すれば、前記パッド酸化膜３５まで除去して前記半導体層２０の表面を露出させる。これにより、前記デュアルトレンチＤ内に熱酸化膜３２、窒化膜ライナー６０及び絶縁膜６５を含む素子分離膜７０が形成される。
その後は、通常の方法に従い前記活性領域にトランジスタを形成してＳＯＩ素子を製造する。
図６から明らかなように、前記素子分離膜７０の底面は段差を有する。前記素子分離膜７０において、ディープトレンチＣ部分は前記埋込み酸化膜１５に接して形成されるので、接合キャパシタンスを低減できる。前記素子分離膜７０において、シャロウトレンチＢ部分は前記埋込み酸化膜１５に接しないように形成されるので、前記半導体層２０にボディコンタクトを形成して前記半導体層２０に所定の電圧を印加すれば、基板浮遊効果が防げる。
【発明が解決しようとする課題】
【００１３】
ところで、前記半導体層２０と絶縁膜６５との間の前記半導体層２０の表面、すなわち前記半導体層２０と素子分離膜７０との間の前記半導体層２０の表面には前記グルーブが依然として存在する。素子分離膜のエッジに沿ってグルーブが形成されれば、寄生トランジスタが形成されるがゆえに、ＳＯＩ素子の電流−電圧曲線でＳＯＩ素子があたかも二つのしきい電圧を有したかのように見えるハンプ現象（ｈｕｍｐ ｐｈｅｎｏｍｅｎｏｎ）が引き起こされる。結局、ＳＯＩ素子の動作電圧を限定できない問題を来す。さらに、前記ＳＯＩ素子のゲート絶縁膜が劣化してしまう不具合が生じる。
【００１４】
他の問題点は、図４を参照して説明したように、前記窒化膜ライナー６０が前記ディープトレンチＣによって露出された前記半導体層２０の側壁に直接的に接して形成されるということである。前記窒化膜ライナー６０及び前記半導体層２０は熱膨張係数を含む諸物性に違いがある。このため、前記半導体層２０に直接的に接して形成された前記窒化膜ライナー６０は、前記半導体層２０に機械的応力を加えることになる。これにより、前記半導体層２０に多数の欠陥が引き起こされ、これはＳＯＩ素子の特性を悪化させる原因となる。
【００１５】
前記窒化膜ライナー６０が前記半導体層２０に直接的に接することを防止するために、前記窒化膜ライナー６０と半導体層２０との間にこれらの略中間の物性を有する膜、例えば酸化膜をさらに形成しても良い。前記ディープトレンチＣが前記埋込み酸化膜１５を露出さすべく形成される点を勘案すれば、酸化膜をさらに形成する場合に、図１を参照して説明したように、前記半導体層２０と埋込み酸化膜１５との間の界面が浮き上がって前記半導体層２０がベンディングされてしまうという問題を解決しなければならない。
【００１６】
本発明の目的は、接合キャパシタンスが小さく、しかも動作特性が安定したＳＯＩ素子を提供することである。
また、本発明の他の目的は、基板の半導体層と素子分離膜との間の前記半導体層の表面にグルーブが形成されることを防止し、ゲート絶縁膜が劣化する不具合が抑えられたＳＯＩ素子を提供することである。
さらに、本発明の他の目的は、前記半導体層がベンディングされることなく素子分離膜を形成してＳＯＩ素子を製造する方法を提供することである。
【００１７】
【課題を解決するための手段】
前記課題を解決するために、本発明に係る半導体素子は、基層、埋込み酸化膜及び半導体層を含む基板と、前記半導体層の活性領域を限定するトレンチに形成された素子分離膜と、を含む。前記トレンチは、前記半導体層の厚さよりも浅い第１領域及び前記半導体層の厚さと同じ第２領域を有する。前記素子分離膜は、前記トレンチの内壁及び底面に順次形成された酸化膜、窒化膜ライナー及び前記トレンチを完全に埋め込む絶縁膜を含む。
本発明に係る半導体素子において、前記酸化膜は、前記第１領域における厚さが前記第２領域における厚さよりも大きいことがある。例えば、前記酸化膜は、前記第１領域における厚さが前記第２領域における厚さよりも１〜５０ｎｍ大きいことがある。
【００１８】
前記他の課題を解決するために、本発明に係る半導体素子の製造方法においては、基層、埋込み酸化膜及び半導体層を含む基板が提供される。次に、前記半導体層の活性領域を限定すべく前記半導体層の厚さよりも浅い第１領域及び前記半導体層の厚さに同じ第２領域を有するトレンチを形成する。次に、前記トレンチの内壁及び底面に酸化膜ライナー、窒化膜ライナー及び前記トレンチを完全に埋め込む絶縁膜を順次形成して素子分離膜を形成する。
【００１９】
本発明に係る半導体素子の製造方法において、前記トレンチを形成する段階は、前記半導体層内に第１トレンチを形成する段階と、前記第１トレンチの内壁及び底面に酸化膜を形成する段階と、前記酸化膜の形成された第１トレンチの一方の底面に前記埋込み酸化膜を露出させる第２トレンチを形成する段階と、を含む。ここで、好ましくは、前記酸化膜を形成する段階は、熱酸化法により行う。
【００２０】
本発明に係る半導体素子の製造方法において、前記酸化膜ライナーを形成する段階は、好ましくは、化学気相蒸着（ＣＶＤ）法により行う。より好ましくは、低圧化学気相蒸着（ＬＰ−ＣＶＤ）法により行う。ここで、好ましくは、前記酸化膜ライナーを形成する段階の温度は、６５０〜７５０℃である。
【００２１】
本発明による好ましい実施形態において、基層、埋込み酸化膜及び半導体層を含む基板が提供される。前記半導体層上にパッド酸化膜及び窒化膜を順次形成した後に、前記半導体層上の活性領域を限定する素子分離予定領域が露出されるべく前記パッド酸化膜及び窒化膜をパタニングする。前記半導体層内に第１トレンチが形成されるべく前記パタニングされたパッド酸化膜及び窒化膜をエッチングマスクとして前記半導体層をエッチングする。前記第１トレンチの形成された結果物を酸素を含むガス雰囲気下で熱処理し、前記第１トレンチの底面及び内壁に熱酸化膜を形成する。前記熱酸化膜の形成された結果物上に前記第１トレンチの一方の底面を露出させる感光膜パターンを形成する。前記埋込み酸化膜を露出させる第２トレンチが形成されるべく前記感光膜パターンをエッチングマスクとして前記熱酸化膜及び半導体層をエッチングした後に、前記感光膜パターンを除去する。前記第２トレンチの形成された結果物上にＣＶＤ法により酸化膜ライナーを形成し、前記酸化膜ライナーの形成された結果物上に窒化膜ライナーを形成する。前記窒化膜ライナーの形成された結果物上に前記第１及び第２トレンチを完全に埋め込む絶縁膜を形成する。前記パタニングされた窒化膜の上面が露出されるべく前記絶縁膜が形成された結果物の上面を平坦化させる。前記パタニングされたパッド酸化膜及び窒化膜を除去した後に、前記活性領域にゲート絶縁膜を介在させてゲート電極を形成し、前記ゲート電極の両側にソース／ドレイン領域を形成してトランジスタを完成する。ここで、前記第１トレンチは、前記埋込み酸化膜から２００〜１５００Åの高さに形成し、前記熱酸化膜の厚さは、１〜５０ｎｍになるように形成する。前記酸化膜ライナーを形成する段階の温度は、６５０〜７５０℃であり、前記酸化膜ライナーの厚さは、３〜３０ｎｍになるように形成する。前記窒化膜ライナーの厚さは、３〜２０ｎｍになるように形成する。
【００２２】
本発明によれば、接合キャパシタンスが小さくて動作特性が安定したＳＯＩ素子が提供される。そして、半導体層と素子分離膜との間の半導体層の表面にグルーブが形成されることを防止し、ゲート絶縁膜が劣化する不具合が抑えられたＳＯＩ素子が提供される。なおかつ、基板の半導体層がベンディングされることなく素子分離膜を形成してＳＯＩ素子を製造することができる。これにより、半導体層がベンディングされて生じる転位欠陥により漏れ電流が増える現象を防止することができる。
【００２３】
【発明の実施の形態】
以下、添付した図面を参照しつつ、本発明の好ましい実施形態を詳細に説明する。しかし、本発明の実施例は各種の形態に変形でき、本発明の範囲が後述する実施形態に限定されると解釈されてはならない。本発明の実施形態は当業者にとって本発明をより完全に説明するために提供されるものである。従って、図中の要素の形状等はより明確な説明を強調するために誇張されている。図中の同一符号は同一要素を意味する。また、ある層が他の層または半導体基板の“上”にあると記載される場合は、ある層は前記他の層または半導体基板に直接的に接触して存在することもあれば、それらの間に第３の層が介在することもある。
【００２４】
図７ないし図２７は、本発明の実施形態による半導体素子及びその製造方法を説明するための図である。
図７は、本発明の実施形態による半導体素子の概略的なレイアウト図である。残りの図面は工程手順図であり、図８、図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２４及び図２６は図７のａ−ａ’線断面に対応する。また、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２５及び図２７は図７のｂ−ｂ’線断面に対応する。
【００２５】
まず、図７を参照すれば、本発明の実施形態においては、相異なる深さを有する第１トレンチＴ１（図１０及び図１１参照）及び第２トレンチＴ２を含むデュアルトレンチを形成し、活性領域を限定する素子分離膜１７０を形成する。前記活性領域には前記活性領域と交差するゲート１８０が形成され、前記ゲート１８０の両側にソース／ドレイン領域１９０が形成される。前記第２トレンチＴ２は前記第１トレンチＴ１よりも深く、前記ソース／ドレイン領域１９０の外周に沿って形成される。
図７は、本発明の実施形態による半導体素子の概略的なレイアウト図に過ぎず、本発明は図７と異なる各種のレイアウトにも本発明の技術的な思想内において各種に変形されて適用可能であることはもちろんである。
【００２６】
以下、本発明の実施形態による半導体素子及びその製造方法をその工程手順により説明する。
まず、図７、図８及び図９を参照すれば、基層１１０、埋込み酸化膜１１５及び半導体層１２０を含む基板１３０が提供される。前記半導体層１２０の厚さは５００〜３０００Åである。前記半導体層１２０上にパッド酸化膜１３５及び窒化膜１４０を順次形成する。前記パッド酸化膜１３５の厚さは５０〜２００Å、前記窒化膜１４０の厚さは３００〜１６００Åになるように形成する。前記パッド酸化膜１３５は物性が相異なる前記窒化膜１４０と半導体層１２０との間で緩衝役割をする。
【００２７】
図７、図１０及び図１１を参照すれば、前記半導体層１２０上の活性領域を限定する素子分離予定領域が露出されるべく前記パッド酸化膜１３５及び窒化膜１４０をパタニングしてパッド酸化膜パターン１３５ａ及び窒化膜パターン１４０ａを形成する。
前記パッド酸化膜パターン１３５ａ及び窒化膜パターン１４０ａをエッチングマスクとして前記半導体層１２０をエッチングすることにより、前記半導体層１２０内に第１トレンチＴ１を形成する。前記第１トレンチＴ１は前記埋込み酸化膜１１５から２００〜１５００Åの高さに形成する。
【００２８】
図７、図１２及び図１３を参照すれば、前記第１トレンチＴ１の底面及び内壁に１〜５０ｎｍの厚さの酸化膜１４５を形成する。前記酸化膜１４５は、前記第１トレンチＴ１を形成する段階において前記半導体層１２０にできた欠陥を治癒可能に、熱酸化法によって形成することが好ましい。前記酸化膜１４５を形成するために、前記第１トレンチＴ１が形成された結果物を酸素を含むガス雰囲気下で熱処理する。
【００２９】
図７、図１４及び図１５を参照すれば、前記酸化膜１４５が形成された結果物上に前記第１トレンチＴ１の一方の底面を露出させる感光膜パターン１５０を形成する。前記感光膜パターン１５０をエッチングマスクとして前記酸化膜１４５及び半導体層１２０をエッチングすることにより、前記埋込み酸化膜１１５を露出させる第２トレンチＴ２を形成する。この時に、前記第１トレンチＴ１の一方の内壁に形成された酸化膜１４５部分もエッチングされることにより、前記半導体層１２０の側壁が曝される。これにより、相異なる深さを有する第１トレンチＴ１及び第２トレンチＴ２を含むデュアルトレンチＴが形成される。すなわち、前記デュアルトレンチＴは、前記半導体層の活性領域を限定しつつ、前記半導体層１２０よりも浅い第１領域（第１トレンチ部分）及び前記半導体層２０に同じ深さの第２領域（第２トレンチ部分）を有する。
【００３０】
図７、図１６及び図１７を参照すれば、前記感光膜パターン１５０を灰化処理して除去した後に、前記デュアルトレンチＴが形成された結果物上に３〜３０ｎｍの厚さの酸化膜ライナー１５５を形成する。ここで、前記酸化膜ライナー１５５は前記酸化膜１４５とは異なってＣＶＤ法、好ましくは、ＬＰ−ＣＶＤ法によって形成する。この時に、好ましくは、前記酸化膜ライナー１５５を形成する段階の温度は６５０〜７５０℃である。すなわち、前記酸化膜ライナー１５５としてＭＴＯ（Ｍｅｄｉｕｍ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）を形成することが好ましい。
【００３１】
前述したように、従来の技術においては、埋込み酸化膜を露出させるトレンチを形成した後に熱酸化膜形成工程を行うことにより、半導体層と埋込み酸化膜との界面に浸透された酸素原子による酸化反応によって半導体層がベンディングされてしまう問題があった。しかし、この実施の形態によれば、前記埋込み酸化膜１１５を露出させる第２トレンチＴ２を形成した後に、熱酸化法の代わりにＣＶＤ法によって前記酸化膜ライナー１５５を形成する。このため、前記半導体層１２０は酸化膜を形成するためのシリコン提供層の役割をせず、ベンディングされる心配がない。半導体層がベンディングされないため、転位欠陥により漏れ電流が増える現象を防止できる。
【００３２】
図７、図１８及び図１９を参照すれば、前記酸化膜ライナー１５５が形成された結果物上に窒化膜ライナー１６０を形成する。前記窒化膜ライナー１６０の厚さは３〜２０ｎｍになるように形成される。前記窒化膜ライナー１６０は後続する工程中に前記酸化膜１４５及び酸化膜ライナー１５５がそれ以上酸化されないようにし、しかも素子分離膜の絶縁特性を強化させる。
ここで、前記窒化膜ライナー１６０は前記酸化膜ライナー１５５上に形成されるため、前記半導体層１２０に直接的に接しない。従って、前記窒化膜ライナー１６０が前記半導体層１２０に機械的な応力を加えることが防止されて前記半導体層１２０に生じる欠陥を低減させる。
次に、前記窒化膜ライナー１６０が形成された結果物上に前記デュアルトレンチＴを完全に埋め込む絶縁膜１６５を形成する。前記絶縁膜１６５として、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）−ＣＶＤ法を利用して形成した酸化膜などで形成することができる。
【００３３】
図７、図２０及び図２１を参照すれば、前記窒化膜パターン１４０ａの上面が露出されるべく前記絶縁膜１６５が形成された結果物の上面を平坦化させる。前記平坦化させる段階はエッチバックにより行うことができ、好ましくは、ＣＭＰ法により行う。ＣＭＰ法により前記平坦化させる段階を行う場合に、膜質による研磨率の違いのために、前記絶縁膜１６５の上面が前記窒化膜パターン１４０ａの上面よりもやや低い場合がある。
【００３４】
図７、図２２及び図２３を参照すれば、酸化膜に対する窒化膜のエッチング選択比のあるエッチング液を用いて前記窒化膜パターン１４０ａを除去する。例えば、燐酸（Ｈ３ＰＯ４）ストリップ方法が挙げられる。この時に、前記窒化膜ライナー１６０の一部も除去される。しかし、この実施の形態によれば、前記窒化膜ライナー１６０は前記酸化膜ライナー１５５によってエッチング液から保護されるので、過度に除去されることが防止される。このため、前記半導体層１２０と絶縁膜１６５との間の半導体層１２０の表面にグルーブが形成される心配がない。グルーブが形成されないのでハンプ現象が防止でき、しかもゲート絶縁膜が劣化する問題を防止できる。従って、信頼性あるＳＯＩ素子を製造することができる。
【００３５】
図７、図２４及び図２５を参照すれば、窒化膜に対する酸化膜のエッチング選択比のあるエッチング液を用いて前記パッド酸化膜パターン１３５ａを除去する。例えば、希釈されたフッ酸（ＨＦ）が用いられる。この時に、前記絶縁膜１６５の上面の一部も除去される。これにより、前記デュアルトレンチＴ内に酸化膜１４５、酸化膜ライナー１５５、窒化膜ライナー１６０及び絶縁膜１６５を含む素子分離膜１７０が形成される。
【００３６】
前記素子分離膜１７０の底面は段差を有する。すなわち、前記素子分離膜１７０は、前記半導体層１２０の厚さよりも浅い第１領域（第１トレンチ部分であって、シャロウ素子分離膜）及び前記半導体層１２０の厚さと同じ深さの第２領域（第２トレンチ部分であって、ディープ素子分離膜）を有する。前記素子分離膜１７０の第２領域は前記埋込み酸化膜１１５に接する。これにより、ＳＯＩ素子の接合キャパシタンスを低減できる。前記素子分離膜１７０の第１領域は前記埋込み酸化膜１１５に接しない。これにより、前記第１領域の下部にボディコンタクトを形成して所定の電圧を印加すれば、基板浮遊効果が無くなってＳＯＩ素子の動作特性が安定化する。
【００３７】
一方、前記素子分離膜１７０の第２領域は前記酸化膜ライナー１５５、窒化膜ライナー１６０及び絶縁膜１６５を含むのに対し、前記素子分離膜１７０の第１領域は前記酸化膜１４５、酸化膜ライナー１５５、窒化膜ライナー１６０及び絶縁膜１６５を含む。前記酸化膜１４５は熱酸化法によって形成し、前記酸化膜ライナー１５５はＣＶＤ法によって形成するが、結果的には同じ酸化膜系である。従って、この実施の形態によれば、前記デュアルトレンチＴ内に形成された酸化膜は前記第１領域における厚さが前記第２領域におけるそれよりも大きい。すなわち、前記酸化膜は前記第１領域における厚さが前記第２領域におけるそれよりも前記酸化膜１４５の厚さだけさらに大きい。
【００３８】
図７、図２６及び図２７を参照すれば、前記活性領域にトランジスタを形成する。すなわち、前記活性領域にゲート絶縁膜１７５を介在させゲート電極１８０を形成する。前記ゲート電極１８０をイオン注入マスクとして前記半導体層１２０に不純物をイオン注入し、前記ゲート電極１８０の両側にソース／ドレイン領域１９０を形成する。前記ソース／ドレイン領域１９０もその底面が前記埋込み酸化膜１１５に接すべく形成してＳＯＩ素子の接合キャパシタンスを低減できる。このようにして製造されたＳＯＩ素子は高速素子に好適な特性を有することになる。
【００３９】
以上、本発明を好ましい実施形態を挙げて詳細に説明したが、本発明は前記実施形態に限定されることなく、本発明の技術的な思想内であれば、当業者による各種の変形が可能であるということは言うまでもない。
【００４０】
【発明の効果】
以上述べたように、本発明によれば、ＳＯＩ基板の半導体層の厚さよりも浅い第１領域及び前記半導体層の厚さと同じ深さの第２領域を有するトレンチを形成し、前記トレンチに絶縁物質を埋め込むことにより、相異なる深さを有するデュアルトレンチ構造の素子分離膜を形成する。
【００４１】
前記デュアルトレンチ素子分離膜において相対的に深く形成された第２領域は半導体層の下部の埋込み酸化膜に接することから、完全なる素子分離を成し遂げることができ、ＳＯＩ素子の接合キャパシタンスを減らすことができる。従って、ＳＯＩ素子の低電力化及び高速化が成し遂げられるという利点がある。
【００４２】
前記デュアルトレンチ素子分離膜において相対的に浅く形成された第１領域は前記埋込み酸化膜に接していない。このため、前記半導体層にボディコンタクトを形成して所定の電圧を印加すれば基板浮遊効果を防止することができるので、ＳＯＩ素子の動作特性が安定化する。これにより、駆動速度が速められることから、高速素子の製造に有利に適用させることができる。
【００４３】
そして、前記半導体層に酸化膜ライナーを形成した後に窒化膜ライナーを形成することから、前記窒化膜ライナーが前記半導体層と直接的に接触して前記半導体層に機械的な応力を加えることが防止される。従って、前記窒化膜ライナーによって前記半導体層に引き起こされる欠陥が減るので、ＳＯＩ素子の特性悪化が防止される。
【００４４】
前記酸化膜ライナーはＣＶＤ法によって形成するので、前記半導体層と前記埋込み酸化膜との間に酸素原子が浸透して酸化反応を引き起こす心配がない。このため、前記半導体層がベンディングされる心配がない。半導体層がベンディングされないので、転位欠陥によって漏れ電流が増える現象を防止することができる。
なおかつ、前記酸化膜ライナーは前記半導体層と前記素子分離膜との間のエッジにグルーブが形成されることを防止する。従って、ＳＯＩ素子のハンプ現象が引き起こされず、ゲート絶縁膜が劣化する問題が防止されるので、信頼性あるＳＯＩ素子を製造することができる。
【図面の簡単な説明】
【図１】従来のトレンチ素子分離膜を備えるＳＯＩ素子及びその製造方法を説明するための図。
【図２】従来のデュアルトレンチ構造の素子分離膜を備えるＳＯＩ素子及びその製造方法を説明するための図。
【図３】従来のデュアルトレンチ構造の素子分離膜を備えるＳＯＩ素子及びその製造方法を説明するための図。
【図４】従来のデュアルトレンチ構造の素子分離膜を備えるＳＯＩ素子及びその製造方法を説明するための図。
【図５】従来のデュアルトレンチ構造の素子分離膜を備えるＳＯＩ素子及びその製造方法を説明するための図。
【図６】従来のデュアルトレンチ構造の素子分離膜を備えるＳＯＩ素子及びその製造方法を説明するための図。
【図７】本発明の実施形態による半導体素子の概略的なレイアウト図。
【図８】図７のａ−ａ’線断面に対応する断面図であり、本発明の実施形態による半導体素子の製造方法を工程手順に従って示す図。
【図９】図７のｂ−ｂ’線断面に対応する断面図であって、本発明の実施形態による半導体素子の製造方法を工程手順に従って示す図。
【図１０】図７のａ−ａ’線断面に対応する断面図であり、本発明の実施形態による半導体素子の製造方法を工程手順に従って示す図。
【図１１】図７のｂ−ｂ’線断面に対応する断面図であって、本発明の実施形態による半導体素子の製造方法を工程手順に従って示す図。
【図１２】図７のａ−ａ’線断面に対応する断面図であり、本発明の実施形態による半導体素子の製造方法を工程手順に従って示す図。
【図１３】図７のｂ−ｂ’線断面に対応する断面図であって、本発明の実施形態による半導体素子の製造方法を工程手順に従って示す図。
【図１４】図７のａ−ａ’線断面に対応する断面図であり、本発明の実施形態による半導体素子の製造方法を工程手順に従って示す図。
【図１５】図７のｂ−ｂ’線断面に対応する断面図であって、本発明の実施形態による半導体素子の製造方法を工程手順に従って示す図。
【図１６】図７のａ−ａ’線断面に対応する断面図であり、本発明の実施形態による半導体素子の製造方法を工程手順に従って示す図。
【図１７】図７のｂ−ｂ’線断面に対応する断面図であって、本発明の実施形態による半導体素子の製造方法を工程手順に従って示す図。
【図１８】図７のａ−ａ’線断面に対応する断面図であり、本発明の実施形態による半導体素子の製造方法を工程手順に従って示す図。
【図１９】図７のｂ−ｂ’線断面に対応する断面図であって、本発明の実施形態による半導体素子の製造方法を工程手順に従って示す図。
【図２０】図７のａ−ａ’線断面に対応する断面図であり、本発明の実施形態による半導体素子の製造方法を工程手順に従って示す図。
【図２１】図７のｂ−ｂ’線断面に対応する断面図であって、本発明の実施形態による半導体素子の製造方法を工程手順に従って示す図。
【図２２】図７のａ−ａ’線断面に対応する断面図であり、本発明の実施形態による半導体素子の製造方法を工程手順に従って示す図。
【図２３】図７のｂ−ｂ’線断面に対応する断面図であって、本発明の実施形態による半導体素子の製造方法を工程手順に従って示す図。
【図２４】図７のａ−ａ’線断面に対応する断面図であり、本発明の実施形態による半導体素子の製造方法を工程手順に従って示す図。
【図２５】図７のｂ−ｂ’線断面に対応する断面図であって、本発明の実施形態による半導体素子の製造方法を工程手順に従って示す図。
【図２６】図７のａ−ａ’線断面に対応する断面図であり、本発明の実施形態による半導体素子の製造方法を工程手順に従って示す図。
【図２７】図７のｂ−ｂ’線断面に対応する断面図であって、本発明の実施形態による半導体素子の製造方法を工程手順に従って示す図。
【符号の説明】
１１０ 基層
１１５ 埋込み酸化膜
１２０ 半導体層
１３０ 基板
１３５ パッド酸化膜
１４０ 窒化膜
１４５ 酸化膜
１５０ 感光膜
１５５ 酸化膜ライナー
１６０ 窒化膜ライナー
１６５ 絶縁膜
１７０ 素子分離膜
１７５ ゲート絶縁膜
１８０ ゲート電極
１９０ ソース／ドレイン領域
Ｔ１ 第１トレンチ
Ｔ２ 第２トレンチ
Ｔ デュアルトレンチ

Claims (17)

  1. 基層、埋込み酸化膜及び半導体層を含む基板を提供する段階と、
    前記半導体層の活性領域を限定すべく前記半導体層よりも浅い第１トレンチを前記半導体層内に形成する段階と、
    前記第１トレンチの内壁及び底面に酸化膜を形成する段階と、
    前記酸化膜の形成された第１トレンチの一方の底面に、前記酸化膜及び前記半導体層をエッチングして、前記埋込み酸化膜を露出させる深い第２トレンチを形成する段階と、
    前記第２トレンチ形成によって露出した前記半導体層の側壁及び前記埋込み酸化膜の表面を含む前記第１及び第２トレンチの内壁及び底面に化学気相蒸着法によって酸化膜ライナーを形成し、さらに窒化膜ライナーを形成し、さらに第１及び第２トレンチを完全に埋め込む絶縁膜を形成して素子分離膜を形成する段階と、を含むことを特徴とする半導体素子の製造方法。
  2. 前記第１トレンチは、前記埋込み酸化膜から２００〜１５００Åの高さに形成することを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記酸化膜を形成する段階は、熱酸化法により行うことを特徴とする請求項１に記載の半導体素子の製造方法。
  4. 前記酸化膜の厚さは、１〜５０ｎｍになるように形成することを特徴とする請求項１に記載の半導体素子の製造方法。
  5. 前記酸化膜ライナーを形成する段階は、低圧化学気相蒸着法により行うことを特徴とする請求項１に記載の半導体素子の製造方法。
  6. 前記酸化膜ライナーを形成する段階の温度は、６５０〜７５０℃であることを特徴とする請求項１に記載の半導体素子の製造方法。
  7. 前記酸化膜ライナーの厚さは、３〜３０ｎｍになるように形成することを特徴とする請求項１に記載の半導体素子の製造方法。
  8. 前記窒化膜ライナーの厚さは、３〜２０ｎｍになるように形成することを特徴とする請求項１に記載の半導体素子の製造方法。
  9. 前記素子分離膜を形成する段階後に、
    前記活性領域にトランジスタを形成する段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  10. 基層、埋込み酸化膜及び半導体層を含む基板を提供する段階と、
    前記半導体層上にパッド酸化膜及び窒化膜を順次形成する段階と、
    前記半導体層上の活性領域を限定する素子分離予定領域が露出されるべく前記パッド酸化膜及び窒化膜をパタニングする段階と、
    前記半導体層内に浅い第１トレンチが形成されるべく前記パタニングされたパッド酸化膜及び窒化膜をエッチングマスクとして前記半導体層をエッチングする段階と、
    前記第１トレンチの形成された結果物を酸素を含むガス雰囲気下で熱処理し、前記第１トレンチの底面及び内壁に熱酸化膜を形成する段階と、
    前記熱酸化膜の形成された結果物上に前記第１トレンチの一方の底面を露出させる感光膜パターンを形成する段階と、
    前記埋込み酸化膜を露出させる深い第２トレンチが形成されるべく前記感光膜パターンをエッチングマスクとして前記熱酸化膜及び半導体層をエッチングする段階と、
    前記感光膜パターンを除去する段階と、
    前記第２トレンチ形成によって露出した前記半導体層の側壁及び前記埋込み酸化膜の表面を含む前記第１及び第２トレンチの内壁及び底面を覆うように、前記第２トレンチの形成された結果物上に化学気相蒸着法により酸化膜ライナーを形成する段階と、
    前記酸化膜ライナーの形成された結果物上に窒化膜ライナーを形成する段階と、
    前記窒化膜ライナーの形成された結果物上に前記第１及び第２トレンチを完全に埋め込む絶縁膜を形成する段階と、
    前記パタニングされた窒化膜の上面が露出されるべく前記絶縁膜が形成された結果物の上面を平坦化させる段階と、
    前記パタニングされたパッド酸化膜及び窒化膜を除去する段階と、
    前記活性領域にゲート絶縁膜を介在させてゲート電極を形成する段階と、
    前記ゲート電極の両側にソース／ドレイン領域を形成する段階と、を含むことを特徴とする半導体素子の製造方法。
  11. 前記第１トレンチは、前記埋込み酸化膜から２００〜１５００Åの高さに形成することを特徴とする請求項１０に記載の半導体素子の製造方法。
  12. 前記熱酸化膜の厚さは、１〜５０ｎｍになるように形成することを特徴とする請求項１０に記載の半導体素子の製造方法。
  13. 前記酸化膜ライナーを形成する段階の温度は、６５０〜７５０℃であることを特徴とする請求項１０に記載の半導体素子の製造方法。
  14. 前記酸化膜ライナーの厚さは、３〜３０ｎｍになるように形成することを特徴とする請求項１０に記載の半導体素子の製造方法。
  15. 前記窒化膜ライナーの厚さは、３〜２０ｎｍになるように形成することを特徴とする請求項１０に記載の半導体素子の製造方法。
  16. 前記絶縁膜が形成された結果物の上面を平坦化させる段階は、化学機械的研磨法により行うことを特徴とする請求項１０に記載の半導体素子の製造方法。
  17. 前記パタニングされたパッド酸化膜及び窒化膜を除去する段階は、
    前記パタニングされた窒化膜を除去した後に前記パタニングされたパッド酸化膜を除去することを特徴とする請求項１０に記載の半導体素子の製造方法。
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