JPH0722503A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ホトリソ技術に比例した素子サイズの短縮を
可能とする半導体集積回路装置の製造方法を提供するこ
と。 【構成】 半導体基体の一主面にＣＶＤ酸化膜１０４を
形成し、素子形成予定領域を取り囲む第１領域と、素子
形成予定領域内を複数領域に分割する第２領域とに開口
部１０５ａ〜１０５ｃを設ける工程と、全面にＣＶＤ法
により耐酸化性のＣＶＤ窒化膜１０６を生成し、更に、
前記第２領域内のＣＶＤ窒化膜をホトリソ／エッチング
技術により除去した後、開口部を熱酸化し、酸化膜１０
７を形成する工程と、残存したＣＶＤ窒化膜１０６を全
て除去した後、ＣＶＤ酸化膜１０４ａ〜１０４ｄをマス
クにして、熱酸化膜と半導体基体とのエッチングの選択
比を利用して、前記第１領域には深い分離溝１０８ａ，
１０８ｃを、第２領域には浅い分離溝１０８ｂを形成す
る工程とを施す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バイポーラ型半導体集
積回路装置の製造方法に係り、特に、トレンチ分離法に
よる素子分離領域の形成方法に関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば、特開平４−５０７３９号公報に記載されるよう
なものがあった。図７はかかる従来の半導体集積回路装
置の製造工程断面図（その１）、図８は従来の半導体集
積回路装置の製造工程断面図（その２）である。

【０００３】（１）まず、図７（Ａ）に示すように、Ｐ
^- 型基板６０１の表面上に、アンチモンもしくは砒素の
ドーピングを行い、高濃度のＮ⁺ 層６０２を２〜４μｍ
程度形成し、次に、このＮ⁺ 層６０２の表面上にＣＶＤ
法により、Ｎ^- 型のエピタキシャル層６０３を約１μｍ
形成する。 （２）その後、全面にＣＶＤ窒化膜を生成した後、公知
のホトリソ技術により、図７（Ｂ）に示すように、この
窒化膜上を６０４ａ，６０４ｂに分離する。次に、この
残存した窒化膜をマスクにして、選択酸化を行い、フィ
ールド領域酸化膜６０５ａ，６０５ｂ及びベース／コレ
クタ間の分離酸化膜６０５ｃを形成する。

【０００４】（３）次に、前記窒化膜６０４を全て除去
した後、図７（Ｃ）に示すように、全面に新たな窒化膜
６０６及びＣＶＤ酸化膜６０７を形成し、これにホトリ
ソ技術により、レジスト６０８にトレンチパターン６０
８ａ，６０８ｂ，６０８ｃを形成する。 （４）その後、このトレンチパターン６０８ａ，６０８
ｂ，６０８ｃをマスクにして、図７（Ｄ）に示すよう
に、前記ＣＶＤ酸化膜６０７、窒化膜６０６及び酸化膜
６０５を連続的にエッチングする。

【０００５】（５）続いて、前記レジスト６０８を除去
した後、図８（Ａ）に示すように、前記ＣＶＤ酸化膜６
０７をマスクにして、ＲＩＥにより溝６０９ａ、６０９
ｂをほぼ垂直に４μｍ程度形成する。 （６）次いで、前記ＣＶＤ酸化膜６０７をＲＩＥにより
全て除去した後、図８（Ｂ）に示すように、全面にＣＶ
Ｄ酸化膜６１０を減圧下で生成させ、前記トレンチ６０
９内部を埋め込む。

【０００６】（７）次に、ＲＩＥにより、前記ＣＶＤ酸
化膜６１０をエッチバックさせる。この時、前記窒化膜
６０６の露出時に発生するＥＰＤ（終点検出）を利用す
ることにより、トレンチ内部にのみ酸化膜を残存させ
る。最後に前記窒化膜６０６を除去することにより、図
８（Ｃ）に示すように、分離工程が完了する。 以上の工程により、従来のＬＯＣＯＳ分離法と比較し
て、より素子の微細化が可能になり、その結果、容量成
分、特にコレクタ／基板間接合容量の大幅な低減が可能
になり、素子の高速化性能や、高集積化が可能になっ
た。

【０００７】

【発明が解決しようとする課題】しかしながら、上記し
た従来の方法では、以下のような問題点があった。 （１）トレンチ形成とフィールド酸化膜形成のためのホ
トリソ工程として、別々のマスクを用いているので、合
わせ余裕が必要となり、素子面積のさらなる縮小を困難
にしている。 （２）トレンチ形成より前に１μｍ程度のＬＯＣＯＳ酸
化を行っているので、トレンチ形成のプロセスが複雑化
してしまう。 （３）トレンチ内部のアクティブ領域内にＬＯＣＯＳを
形成しているので、この時、バーズビークが発生する。
この変換差によりアクティブ面積の削減が阻害される。

【０００８】特に、第３番目の問題は深刻で、トランジ
スタのアクティブ領域が、ホトリソの微細加工技術が進
歩しても、それにしたがって素子サイズを縮小すること
に困難をきたすことになる。本発明は、以上述べた問題
点を解決して、ホトリソ技術に比例した素子サイズの短
縮を可能とする半導体集積回路装置の製造方法を提供す
ることを目的とするものである。

【０００９】

【問題を解決するための手段】本発明は、上記目的を達
成するために、半導体集積回路装置の製造方法におい
て、半導体基体の一主面に第１の絶縁膜を形成し、素子
形成予定領域を取り囲む第１領域と、素子形成予定領域
内を複数領域に分割する第２領域とに開口部を設ける工
程と、全面にＣＶＤ法により耐酸化性の第２の絶縁膜を
生成し、更に、前記第２領域内の第２の絶縁膜をホトリ
ソ／エッチング技術により除去した後、開口部を熱酸化
する工程と、残存した第２の絶縁膜を全て除去した後、
第１の絶縁膜をマスクにして熱酸化膜と半導体基体との
エッチングの選択比を利用して、前記第１領域には深い
分離溝を、第２領域には浅い分離溝を形成する工程とを
施すようにしたものである。

【００１０】また、第１導電型の第１の半導体基体の表
面に高濃度の第１導電型の不純物ドーピングを行った
後、全面に金属膜を生成し、続いてＣＶＤ法により二酸
化シリコン膜を順次生成する工程と、第２の半導体基体
の表面に二酸化シリコンを生成させた後、第１の半導体
基体の二酸化シリコン膜と第２の半導体基体の二酸化シ
リコン膜を接触させた後、高温でアニールすることによ
り２枚の半導体基体を接着させる工程と、第１の半導体
基体の裏面を研磨して前記金属膜上に半導体基体を薄く
残存させ、鏡面状態に研磨する工程と、前記鏡面に第１
の絶縁膜を生成し、素子形成予定領域を取り囲む第１領
域と残存予定領域を複数領域に分割する第２領域とに開
口部を設ける工程と、全面にＣＶＤ法により耐酸化性の
第２の絶縁膜を生成し、更に、前記第２領域内の第２の
絶縁膜をホトリソ／エッチング技術により除去した後、
開口部を熱酸化する工程と、残存した第２の絶縁膜を全
て除去した後、第１の絶縁膜をマスクにして、熱酸化膜
と半導体基体とのエッチングの選択比を利用して、任意
の深さの異なる２種類の分離溝を形成する工程とを施す
ようにしたものである。

【００１１】更に、前記分離溝を形成した後、前記分離
溝内壁を含む全面に耐酸化性の第３の絶縁膜を生成した
後、分離溝を第３の絶縁膜とは異なる種類の第４の絶縁
膜もしくは、多結晶シリコンで埋め込む工程と、第４の
絶縁膜もしくは前記多結晶シリコンを異方性ドライエッ
チングでエッチバックし、第３の絶縁膜の露出した後、
多結晶シリコンの場合は表面を酸化する工程と、ホトリ
ソ／エッチング技術により素子形成予定領域外の第３の
絶縁膜を除去する工程と、残存した第３の絶縁膜を利用
して自己整合的に前記素子形成予定領域外の半導体基体
をエッチングする工程と、前記分離溝内の絶縁膜を利用
して厚いフィールド酸化膜を形成する工程とを施すよう
にしたものである。

【００１２】また、素子形成予定領域を２分割する前記
第２領域は第１領域とは接触しない閉じた領域であっ
て、前記第２領域によって囲まれた素子形成領域にトラ
ンジスタの活性エミッタ／ベース領域を形成し、第１領
域と第２領域とによって囲まれた素子形成領域にコレク
タ領域を形成する工程とを施すようにしたものである。
更に、素子形成予定領域を２分割する前記第２領域は第
１領域とは接触しない閉じた領域であって、第１領域と
第２領域とによって囲まれた領域にトランジスタの活性
エミッタ／ベース領域を形成し、第２領域によって囲ま
れた素子形成領域にコレクタ領域を形成する工程とを施
すようにしたものである。

【００１３】

【作用】本発明によれば、上記のように構成したので、
素子分離を行うホトリソ工程は、トレンチを形成する１
枚のマスクによってのみ完了し、従来のような複数枚の
マスク合わせ余裕を考える必要がなく、その分、素子面
積を縮小することができる。

【００１４】また、同時に二酸化シリコンとシリコンの
選択比を利用して、深さの異なる分離溝を同時に形成で
きるので、高速性能に影響度の高いベース／コレクタ間
の接合容量の削減を図ることができる。更に、分離溝内
に生成した耐酸化性絶縁膜をマスクにして、半導体基体
のエッチングとそれに続く酸化により、平坦性が良く、
厚いフィールド酸化膜を変換差なく生成することができ
る。

【００１５】また、上記方法を用いてトランジスタを製
造することにより、コレクタ抵抗をさらに低減し、単位
面積あたりのトランジスタのエミッタ長を最大限に長く
できる。更に、トランジスタの高速性能性を妨げる、コ
レクタ／基板間接合容量やベース／コレクタ間接合容量
の大幅な削減を行うことができる。

【００１６】

【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。まず、本発明の第１の実施例を図
１及び図２を用いて説明する。図１は本発明の第１の実
施例を示す半導体集積回路装置の製造工程断面図（その
１）、図２はその半導体集積回路装置の製造工程断面図
（その２）である。

【００１７】（１）まず、図１（Ａ）に示すように、Ｐ
^- 型基板上１０１の表面上に、アンチモンもしくは砒素
のドーピングを行い、高濃度のＮ⁺ 層１０２を２〜４μ
ｍ程度形成する。次に、このＮ⁺ 層１０２表面上にＣＶ
Ｄ法により、Ｎ^- 型のエピタキシャル層１０３を約１μ
ｍ形成する。 （２）次いで、全面にＣＶＤ酸化膜１０４を１００００
Å程度堆積し、これを公知のホトリソ技術により、図１
（Ｂ）に示すように、パターニング１０４ａ〜１０４ｄ
し、開口窓１０５ａ，１０５ｂ，１０５ｃを設ける。

【００１８】（３）次に、開口部の露出シリコンを１０
０Åから２００Å程度熱酸化した後、全面にＣＶＤ窒化
膜１０６を１０００Å程度生成する。次に、ホトリソ技
術により、図１（Ｃ）に示すように、ＣＶＤ窒化膜１０
６の一部を除去する。その後、前記残存したＣＶＤ窒化
膜１０６をマスクにして、開口窓１０５ｂの露出シリコ
ン表面のみを酸化し、２０００Å程度の酸化膜１０７を
形成する。

【００１９】（４）次いで、図１（Ｄ）に示すように、
全面のＣＶＤ窒化膜１０６ａ，１０６ｂを熱燐酸により
除去する。 （５）次に、ＣＶＤ酸化膜１０４をマスクにして、図１
（Ｅ）に示すように、ＲＩＥによりトレンチを形成す
る。この時、ＲＩＥの酸化膜とシリコンのエッチングレ
ートの選択比を制御することにより、開口窓１０５ａ，
１０５ｃの部分には、深いトレンチ１０８ａ，１０８ｃ
が形成され、中心の開口窓１０５ｂ付近には浅いトレン
チ１０８ｂが形成される。

【００２０】ここで、選択比をシリコン：酸化膜＝１：
１０とした場合、深いトレンチ１０８ａ，１０８ｃを４
μｍの深さにした場合、２０００Åの酸化膜の存在によ
り、浅いトレンチ１０８ｂは２μｍの深さとなる。その
後、全面からＣＶＤ酸化膜１０４を除去した後、全面を
２０００Å程度熱酸化し、酸化膜１０９を生成する。

【００２１】次に、図１（Ｆ）に示すように、全面にＣ
ＶＤ窒化膜１１０を２０００Å程度生成する。次に、図
２（Ａ）に示すように、減圧ＣＶＤ法により、酸化膜１
１１を８０００Å程度生成して、その後、連続的にＢＰ
ＳＧ膜１１２の生成と熱処理により表面の平坦化を行
う。

【００２２】その後、ＣＶＤ窒化膜１１０によるＥＰＤ
（終点検知）を利用してＢＰＳＧ膜１１２と酸化膜１１
１をエッチングして、図２（Ｂ）に示すように、ＣＶＤ
窒化膜１１０を露出させる。次に、図２（Ｃ）に示すよ
うに、深いトレンチ１０８ａ，１０８ｃの外周部のＣＶ
Ｄ窒化膜１１０、酸化膜１０９をホトリソ技術によりエ
ッチングする。

【００２３】その後、図２（Ｄ）に示すように、ＨＣｌ
／Ｈ₂ で、８００℃程度の気相中でのＳｉエッチングに
より露出シリコン部を５０００Å程度エッチングして、
溝１１３ａ，１１３ｂを形成する。次に、露出シリコン
部を、図２（Ｅ）に示すように、１５０００Å程度熱酸
化して、厚いフィールド酸化膜１１４ａ，１１４ｂを形
成する。

【００２４】最後に、図２（Ｆ）に示すように、表面に
露出しているＣＶＤ窒化膜１１０をエッチングして分離
工程は完了する。次に、本発明の第２の実施例を図３乃
至図５を用いて説明する。図３は本発明の第２の実施例
を示す半導体集積回路装置の製造工程断面図（その
１）、図４はその半導体集積回路装置の製造工程断面図
（その２）、その半導体集積回路装置の製造工程断面図
（その３）である。

【００２５】（１）まず、図３（Ａ）に示すように、燐
濃度が１０¹⁹／ｃｍ³ 程度のＮ^- 型シリコン鏡面ウエハ
２０１（以下、第１のウエハという）上の表面近傍１０
００Å以内の部分に、砒素もしくはアンチモンの極めて
急峻で固溶度レベルの高濃度のＮ⁺ 層２０２を形成す
る。 （２）その後、図３（Ｂ）に示すように、スパッタリン
グ法によりタングステン層２０３を約１０００Å程度生
成し、その上面に５０００Å以上のＣＶＤ酸化膜２０４
を４００℃以下の低温で成長させる。

【００２６】（３）また、図３（Ｂ）′に示すように、
基板として、前記ウエハと同じ径で、比抵抗が０．０１
Ωｃｍ以下の表面が鏡面状のウエハ２００（以下、第２
のウエハという）を用意する。この第２のウエハ２００
の表面に５０００Å以上の酸化膜２０５を熱酸化法もし
くはＣＶＤ法によって生成する。 （４）次いで、図３（Ｃ）に示すように、第２のウエハ
２００と第１のウエハ２０１の鏡面同士を接合させ、８
００℃以上で２時間以上保持させる。

【００２７】（５）これにより、図３（Ｄ）に示すよう
に、前記２枚のウエハ２００と２０１が張り合わせられ
る。 （６）次に、図３（Ｅ）に示すように、第１のウエハ２
０１の裏面から研磨を行い、このウエハ２０１を酸化膜
上から１μｍ程度残存させて最終の鏡面研磨を完了させ
る。

【００２８】以上の工程により、図３（Ｅ）の構造を持
ったＳＯＩウエハが得られる。 （７）次に、図３（Ｆ）に示すように、全面にＣＶＤ酸
化膜２０６を１００００Å程度堆積し、これを公知のホ
トリソ技術によりパターニングし、開口窓２０７ａ，２
０７ｂ，２０７ｃを形成する。 （８）次に、図４（Ａ）に示すように、開口部の露出シ
リコンを１００Åから２００Å程度熱酸化した後、全面
にＣＶＤ窒化膜２０８を１０００Å程度生成する。次い
で、ホトリソ技術により、レジストを前記開口窓２０７
ｂ付近のみを残して覆う。その後、前記レジストをマス
クにして、窒化膜２０８の一部を除去する。その後、レ
ジストを除去し、前記残存した窒化膜２０８ａ，２０８
ｂをマスクにして開口窓２０７ｂの露出シリコン表面の
みを２０００Å程度酸化し、酸化膜２０９を形成する。

【００２９】（９）次いで、図４（Ｂ）に示すように、
全面の窒化膜２０８ａ，２０８ｂをを熱燐酸により除去
する。 （１０）次に、図４（Ｃ）に示すように、ＣＶＤ酸化膜
２０４をマスクにして、ＲＩＥによりトレンチ２１０
ａ，２１０ｂ，２１０ｃを形成する。この時、先に外側
のトレンチ２１０ａ，２１０ｃがタングステン層２０３
に到達する。ここで、トレンチのエッチングは完了であ
るが、この時、中心部分に浅いトレンチが形成される。
これはＲＩＥによる酸化膜とシリコンとのエッチングの
選択比を利用している。

【００３０】（１１）次に、この状態〔図４（Ｃ）参
照〕で露出したタングステン層２０３を、図４（Ｄ）に
示すように、エッチングで除去する。この時、図４
（Ｄ）に示すように、タングステン層２０３にアンダー
カット部２０３ａを形成させる。 （１２）その後、全面にＣＶＤ酸化膜を生成した後、Ｒ
ＩＥによって前記酸化膜のサイドウォール２１１を形成
し、かつ、図４（Ｅ）に示すように、前記タングステン
層２０３のアンダーカット部２０３ａを埋め込む。

【００３１】（１３）この後、図４（Ｆ）に示すよう
に、全面を２０００Å程度熱酸化させることにより、前
記トレンチ形成時や酸化膜のサイドウォール形成時に発
生した、ＲＩＥによるシリコン中のダメージ層を酸化さ
せ、酸化膜２１２を形成する。 （１４）次に、図５（Ａ）に示すように、全面にＣＶＤ
窒化膜２１３を１５００Å程度生成する。

【００３２】（１５）その後、図５（Ｂ）に示すよう
に、減圧ＣＶＤにより、酸化膜２１４を５０００Å程度
形成し、更に、全面にＢＰＳＧ膜２１５を５０００Å程
度形成した後、９００℃で３０分程度アニールすること
により平坦化する。 （１６）次いで、これらの酸化膜をドライエッチングに
より、エッチバックする。この時、ＣＶＤ窒化膜２１３
による終点検出（ＥＰＤ）を利用することによって、図
５（Ｃ）に示すような断面形状を得る。

【００３３】（１７）最後に、図５（Ｄ）に示すよう
に、表面上に露出したＣＶＤ窒化膜２１３を除去するこ
とにより、素子分離工程を完了させる。図６は第１の実
施例及び第２の実施例により形成された半導体集積回路
装置の構成図であり、図６（Ａ）はその半導体集積回路
装置の平面図、図６（Ｂ）はその半導体集積回路装置の
断面図である。

【００３４】これらの図に示すように、周辺部分に閉じ
た四角形もしくは、これに準じた形の深いトレンチ３０
１が形成される。そして、素子工程完了時に真性のエミ
ッタ／ベース形成領域３０３と、コレクタ電極引き出し
部３０４を、浅いトレンチ３０２によって分離した構造
のトランジスタ構造が形成される。次に、本発明の第３
の実施例について説明する。

【００３５】この第３の実施例は、前記した第１もしく
は第２の製造工程フローによって形成するが、前記第１
及び第２実施例のものとは、異なった構造を有する。図
９に示すように、２重構造の四角形もしくはこれに準じ
る形のトレンチを形成する。この時、外側には深いトレ
ンチ４０１を、内側には浅いトレンチ４０２を形成する
ようにする。素子工程完了時の真性エミッタ／ベース形
成領域４０３は、内側の浅いトレンチ４０２の内部に形
成し、コレクタ電極引き出し部４０４は浅いトレンチ４
０２の外側であって、かつ深いトレンチ４０１の内側の
部分に形成する。

【００３６】この実施例によって形成した断面トランジ
スタ構造を図１０に示す。図１０（Ａ）は本発明の第３
の実施例を示す半導体集積回路装置の平面図、図１０
（Ｂ）はその半導体集積回路装置の断面図である。図１
０（Ｂ）に示すように、Ｐ^- 型基板５０１の表面上に、
アンチモンもしくは砒素のドーピングを行い、高濃度の
Ｎ⁺ 層５０２を形成する。次に、このＮ⁺層５０２表面
上にＣＶＤ法により、Ｎ^- 型のエピタキシャル層５０３
を形成した基板を有し、外側には深いトレンチ４０１、
内側には浅いトレンチ４０２を形成し、浅いトレンチ４
０２によって囲まれた素子形成領域４０３にトランジス
タの活性エミッタ／ベース領域を形成し、深いトレンチ
４０１と浅いトレンチ４０２とによって囲まれた素子形
成領域４０４にコレクタ領域を形成するつまり、図１０
（ｂ）に示すように、基板の中央部には、エミッタ領域
５１１とその両側にベース領域５１２が形成され、更
に、その両側にコレクタ領域５１３が形成される。因み
に、両側の深いトレンチ４０１間の寸法ｌ₁ は、例え
ば、１０μｍである。

【００３７】次に、本発明の第４の実施例について説明
する。この実施例は、第１もしくは第２の実施例と同様
の製造工程フローを用いる。平面的構造が前記の実施例
と異なる。その平面構造を図１１に示す。すなわち、２
重の円形もしくは、これに準じる平面構造とする。外側
に深いトレンチ７０１を形成し、内側に浅いトレンチ７
０２を形成する。トランジスタの真性のエミッタ／ベー
ス形成領域７０３は、浅いトレンチ７０２の外側で、か
つ深いトレンチ７０１の内側のドーナツ形の領域に形成
する。また、コレクタ電極引き出し部７０４は、浅いト
レンチ７０２の内部の円形部分に形成する。

【００３８】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。

【００３９】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。 （１）素子分離を行うホトリソ工程は、トレンチを形成
する１枚のマスクによってのみ完了するので、従来のよ
うな複数枚のマスク合わせ余裕を考える必要がないの
で、その分、素子面積を縮小することができる。

【００４０】また、同時に二酸化シリコンとシリコンの
選択比を利用して、深い分離溝と浅い分離溝とを同時に
形成できるので、高速性能に影響度の高いベース／コレ
クタ間の接合容量の削減に大いに効果がある。 （２）更に、本発明の請求項２の製造方法によれば、分
離溝の内側に生成した耐酸化性の絶縁膜を利用して、素
子形成予定領域外のシリコンの選択エッチングと、その
後、フィールド酸化を行うので、これに伴う変換差をほ
ぼ０にすることが可能で、かつフィールド酸化膜厚はエ
ッチング量をコントロールするのみで酸化後の平坦性を
維持したままで任意に厚くすることが可能である。

【００４１】この結果、配線・基板間容量を大幅に削減
することができる。 （３）更に、本発明の請求項３の製造方法によれば、Ｓ
ＯＩ（ＳｉｌｉｃｏｎＯｎ Ｉｎｓｕｌａｔｏｒ）構造
と、金属もしくはシリサイドによるコレクタ領域を形成
しているので、基板／コレクタ間接合容量とコレクタ抵
抗を大幅に削減することが可能になる。

【００４２】また、深い分離溝は、埋め込まれた酸化膜
露出位置によりエッチングが完了するので、浅い分離溝
は、これとは無関係に深さをコントロールすることがで
きる。 （４）更に、本発明の請求項４の製造方法によれば、コ
レクタ電極引き出し部を広くとることが可能なので、コ
レクタ抵抗の低減に有利である。特に、金属電極との接
触面積を大幅に広げることが可能であり、コンタクト抵
抗の低減を図ることができる。また、電極引き出しの自
由度が大きくなるので、設計上有利となる。

【００４３】（５）更に、本発明の請求項５の製造方法
によれば、トランジスタのエミッタ長を素子の接合面積
の増大を最小限に抑えたままで引き伸ばすことが可能で
ある。すなわち、各種の接合容量の増大を抑えつつ、駆
動電流を大幅に増大できる。この駆動電流増大は、エミ
ッタ長を長くしても可能であるが、本発明の構造では、
素子面積に対するエミッタ長としては、最も大きくでき
る。

【００４４】その結果、エミッタ電流に対する相対的な
寄生容量を大幅に低下させることが可能で、高速ＥＣＬ
（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）等の
大電流域での高速性能を大幅に向上できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す半導体集積回路装
置の製造工程断面図（その１）である。

【図２】本発明の第１の実施例を示す半導体集積回路装
置の製造工程断面図（その２）である。

【図３】本発明の第２の実施例を示す半導体集積回路装
置の製造工程断面図（その１）である。

【図４】本発明の第２の実施例を示す半導体集積回路装
置の製造工程断面図（その２）である。

【図５】本発明の第３の実施例を示す半導体集積回路装
置の製造工程断面図（その３）である。

【図６】本発明の第１及び第２の実施例により形成され
た半導体集積回路装置の構成図である。

【図７】従来の半導体集積回路装置の製造工程断面図
（その１）である。

【図８】従来の半導体集積回路装置の製造工程断面図
（その２）である。

【図９】本発明の第３の実施例を示す半導体集積回路装
置の平面図である。

【図１０】本発明の第３の実施例を示す半導体集積回路
装置の構造を示す図である。

【図１１】本発明の第４の実施例を示す半導体集積回路
装置の平面図である。

【符号の説明】

１０１，５０１ Ｐ^- 型基板上 １０２，２０２，５０２ 高濃度のＮ⁺ 層 １０３，５０３ Ｎ^- 型のエピタキシャル層 １０４，２０４，２０６ ＣＶＤ酸化膜 １０５ａ，１０５ｂ，１０５ｃ，２０７ａ，２０７ｂ，
２０７ｃ 開口窓 １０６，１０６ａ，１０６ｂ，１１０，２０８，２０８
ａ，２０８ｂ，２１３ＣＶＤ窒化膜 １０７，１０９，１１１，２０５，２０９，２１２，２
１４ 酸化膜 １０８ａ，１０８ｃ，３０１，４０１，７０１ 深い
トレンチ １０８ｂ，３０２，４０２，７０２ 浅いトレンチ １１２，２１５ ＢＰＳＧ膜 １１３ａ，１１３ｂ 溝 １１４ａ，１１４ｂ フィールド酸化膜 ２００ 鏡面状のウエハ（第２のウエハ） ２０１ Ｎ^- 型シリコン鏡面ウエハ（第１のウエハ） ２０３ タングステン層 ２１０ａ，２１０ｂ，２１０ｃ トレンチ ２１１ サイドウォール ２０３ａ アンダーカット部 ３０３，４０３，７０３ 真性のエミッタ／ベース形
成領域 ３０４，４０４，７０４ コレクタ電極引き出し部 ５１１ エミッタ領域 ５１２ ベース領域 ５１３ コレクタ領域

Claims (5)

【特許請求の範囲】
1. 【請求項１】（ａ）半導体基体の一主面に第１の絶縁膜
   を形成し、素子形成予定領域を取り囲む第１領域と、素
   子形成予定領域内を複数領域に分割する第２領域とに開
   口部を設ける工程と、（ｂ）全面にＣＶＤ法により耐酸
   化性の第２の絶縁膜を生成し、更に、前記第２領域内の
   第２の絶縁膜をホトリソ／エッチング技術により除去し
   た後、開口部を熱酸化する工程と、（ｃ）残存した第２
   の絶縁膜を全て除去した後、第１の絶縁膜をマスクにし
   て、熱酸化膜と半導体基体とのエッチングの選択比を利
   用して、前記第１領域には深い分離溝を、第２領域には
   浅い分離溝を形成する工程とを施すことを特徴とする半
   導体集積回路装置の製造方法。
2. 【請求項２】（ａ）第１導電型の第１の半導体基体の表
   面に高濃度の第１導電型の不純物ドーピングを行った
   後、全面に金属膜を生成し、続いてＣＶＤ法により二酸
   化シリコン膜を順次生成する工程と、（ｂ）第２の半導
   体基体の表面に二酸化シリコンを生成させた後、第１の
   半導体基体の二酸化シリコン膜と第２の半導体基体の二
   酸化シリコン膜を接触させた後、高温でアニールするこ
   とにより２枚の半導体基体を接着させる工程と、（ｃ）
   第１の半導体基体の裏面を研磨して前記金属膜上に半導
   体基体を薄く残存させ、鏡面状態に研磨する工程と、
   （ｄ）前記鏡面に第１の絶縁膜を生成し、素子形成予定
   領域を取り囲む第１領域と残存予定領域を複数領域に分
   割する第２領域とに開口部を設ける工程と、（ｅ）全面
   にＣＶＤ法により耐酸化性の第２の絶縁膜を生成し、更
   に、前記第２領域内の第２の絶縁膜をホトリソ／エッチ
   ング技術により除去した後、開口部を熱酸化する工程
   と、（ｆ）残存した第２の絶縁膜を全て除去した後、第
   １の絶縁膜をマスクにして、熱酸化膜と半導体基体との
   エッチングの選択比を利用して、任意の深さの異なる２
   種類の分離溝を形成する工程とを施すことを特徴とする
   半導体集積回路装置の製造方法。
3. 【請求項３】（ａ）前記分離溝を形成した後、前記分離
   溝内壁を含む全面に耐酸化性の第３の絶縁膜を生成した
   後、分離溝を第３の絶縁膜とは異なる種類の第４の絶縁
   膜もしくは、多結晶シリコンで埋め込む工程と、（ｂ）
   第４の絶縁膜もしくは前記多結晶シリコンを異方性ドラ
   イエッチングでエッチバックし、第３の絶縁膜の露出し
   た後、多結晶シリコンの場合は表面を酸化する工程と、
   ホトリソ／エッチング技術により素子形成予定領域外の
   第３の絶縁膜を除去する工程と、（ｃ）残存した第３の
   絶縁膜を利用して自己整合的に前記素子形成予定領域外
   の半導体基体をエッチングする工程と、（ｄ）前記分離
   溝内の絶縁膜を利用して厚いフィールド酸化膜を形成す
   る工程とを施すことを特徴とする請求項１又は２記載の
   半導体集積回路装置の製造方法。
4. 【請求項４】素子形成予定領域を２分割する前記第２領
   域は第１領域とは接触しない閉じた領域であって、前記
   第２領域によって囲まれた素子形成領域にトランジスタ
   の活性エミッタ／ベース領域を形成し、第１領域と第２
   領域とによって囲まれた素子形成領域にコレクタ領域を
   形成する工程とを施すことを特徴とする請求項１、２又
   は３記載の半導体集積回路装置の製造方法。
5. 【請求項５】素子形成予定領域を２分割する前記第２領
   域は第１領域とは接触しない閉じた領域であって、第１
   領域と第２領域とによって囲まれた領域にトランジスタ
   の活性エミッタ／ベース領域を形成し、第２領域によっ
   て囲まれた素子形成領域にコレクタ領域を形成する工程
   とを施すことを特徴とする請求項１、２又は３記載の半
   導体集積回路装置の製造方法。