JPH0661343A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0661343A JPH0661343A JP20767592A JP20767592A JPH0661343A JP H0661343 A JPH0661343 A JP H0661343A JP 20767592 A JP20767592 A JP 20767592A JP 20767592 A JP20767592 A JP 20767592A JP H0661343 A JPH0661343 A JP H0661343A
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Abstract
(57)【要約】
【目的】表面が単結晶シリコンからなる半導体基体に設
けられた半導体装置の素子分離領域を、その幅の大小に
かかわらず均一の膜厚で形成する。 【構成】酸素のイオン注入によりシリコン基板１０１中
に２酸化シリコン膜１０２を形成し、シリコン基板１０
１の表面の単結晶シリコン層１０３における素子分離領
域が形成される部分を選択的に除去て底面に２酸化シリ
コン膜１０２が露出した凹部を形成し、液相成長法によ
りこの凹部に選択的に２酸化シリコン膜１０５を形成す
る。
けられた半導体装置の素子分離領域を、その幅の大小に
かかわらず均一の膜厚で形成する。 【構成】酸素のイオン注入によりシリコン基板１０１中
に２酸化シリコン膜１０２を形成し、シリコン基板１０
１の表面の単結晶シリコン層１０３における素子分離領
域が形成される部分を選択的に除去て底面に２酸化シリ
コン膜１０２が露出した凹部を形成し、液相成長法によ
りこの凹部に選択的に２酸化シリコン膜１０５を形成す
る。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に素子分離領域の形成方法に関する。
関し、特に素子分離領域の形成方法に関する。
【０００２】
【従来の技術】素子分離は大きく２つの目的がある。ま
ず第１は、トランジスタなど半導体基板表面に形成され
た素子と素子との絶縁を行なうことである。第２は、ト
ランジスタなど半導体基板表面に形成された素子の無い
部分を厚い（数百ｎｍ〜１０μｍ）絶縁膜でおおうこと
により、この絶縁膜上の配線や素子と半導体基板との間
の浮遊容量の低減を行なうことである。
ず第１は、トランジスタなど半導体基板表面に形成され
た素子と素子との絶縁を行なうことである。第２は、ト
ランジスタなど半導体基板表面に形成された素子の無い
部分を厚い（数百ｎｍ〜１０μｍ）絶縁膜でおおうこと
により、この絶縁膜上の配線や素子と半導体基板との間
の浮遊容量の低減を行なうことである。
【０００３】半導体装置の製造方法を説明するための工
程順の断面図である図４を参照すると、従来の素子分離
領域の形成方法は、初めに、シリコン基板２０１上に窒
化シリコン膜２０２を形成する。次に、ホトレジスト２
００をマスクに窒化シリコン２０２のパターニングを行
なう〔図４（ａ）〕。続いて、ホトレジスト２００に被
われていない部分のシリコン基板２０１を等方性エッチ
ングによりエッチングする〔図４（ｂ）〕。次に、ホト
レジスト２００除去後、窒化シリコン膜２０３を形成す
る〔図４（ｃ）〕。次に窒化シリコン膜２０２の下側に
位置する部分を除き、異方性エッチングにより窒化シリ
コン膜２０３を除去する〔図４（ｄ）〕。次に、水蒸気
酸化を行ない、窒化シリコン膜２０２，２０３に被われ
ていない部分のシリコン基板２０１表面を２酸化シリコ
ン膜２０４に変換する〔図４（ｅ）〕。次に、窒化シリ
コン膜２０２，２０３を除去し、図４（ｆ）に示す構造
を得る。
程順の断面図である図４を参照すると、従来の素子分離
領域の形成方法は、初めに、シリコン基板２０１上に窒
化シリコン膜２０２を形成する。次に、ホトレジスト２
００をマスクに窒化シリコン２０２のパターニングを行
なう〔図４（ａ）〕。続いて、ホトレジスト２００に被
われていない部分のシリコン基板２０１を等方性エッチ
ングによりエッチングする〔図４（ｂ）〕。次に、ホト
レジスト２００除去後、窒化シリコン膜２０３を形成す
る〔図４（ｃ）〕。次に窒化シリコン膜２０２の下側に
位置する部分を除き、異方性エッチングにより窒化シリ
コン膜２０３を除去する〔図４（ｄ）〕。次に、水蒸気
酸化を行ない、窒化シリコン膜２０２，２０３に被われ
ていない部分のシリコン基板２０１表面を２酸化シリコ
ン膜２０４に変換する〔図４（ｅ）〕。次に、窒化シリ
コン膜２０２，２０３を除去し、図４（ｆ）に示す構造
を得る。
【０００４】半導体装置の製造方法を説明するための工
程順の断面図である図５を参照すると、従来の素子分離
領域の別の形成方法は、まず、シリコン基板２１１上に
ホトレジスト２１２をパターニングし、次に異方性エッ
チングによりシリコン基板２１１に溝を形成する〔図５
（ａ）〕。次に、２酸化シリコン膜２１３を化学的気相
成長法（ＣＶＤ）により形成する〔図５（ｂ）〕。次
に、２酸化シリコン膜２１３をエッチングし、図５
（ｃ）に示す構造を得る。
程順の断面図である図５を参照すると、従来の素子分離
領域の別の形成方法は、まず、シリコン基板２１１上に
ホトレジスト２１２をパターニングし、次に異方性エッ
チングによりシリコン基板２１１に溝を形成する〔図５
（ａ）〕。次に、２酸化シリコン膜２１３を化学的気相
成長法（ＣＶＤ）により形成する〔図５（ｂ）〕。次
に、２酸化シリコン膜２１３をエッチングし、図５
（ｃ）に示す構造を得る。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
装置の素子分離領域の形成方法では、以下に示す欠点を
有していた。まず第１の方法では、ホトレジスト２００
のパターンに比べ、２酸化シリコン膜２０４は横方向に
広がり、素子分離領域の幅を増大させる。このことは半
導体装置の微細化を行なう上での障害となる。また、第
２の方法では、シリコン基板２１１の溝の幅が広い場
合、２酸化シリコン膜２１３の膜厚が溝の中央付近で薄
くなる。このため広い幅の素子分離領域を形成できない
という欠点を有していた。
装置の素子分離領域の形成方法では、以下に示す欠点を
有していた。まず第１の方法では、ホトレジスト２００
のパターンに比べ、２酸化シリコン膜２０４は横方向に
広がり、素子分離領域の幅を増大させる。このことは半
導体装置の微細化を行なう上での障害となる。また、第
２の方法では、シリコン基板２１１の溝の幅が広い場
合、２酸化シリコン膜２１３の膜厚が溝の中央付近で薄
くなる。このため広い幅の素子分離領域を形成できない
という欠点を有していた。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、表面が単結晶シリコンからなる半導体基体に
設けられた半導体装置の素子分離領域の形成方法におい
て、半導体基体の表面の素子分離領域が形成される領域
に、底面に第１の２酸化シリコン膜を有する凹部を形成
する第１の工程と、この凹部に、液相成長による第２の
２酸化シリコン膜を埋設する第２の工程とを有してい
る。
造方法は、表面が単結晶シリコンからなる半導体基体に
設けられた半導体装置の素子分離領域の形成方法におい
て、半導体基体の表面の素子分離領域が形成される領域
に、底面に第１の２酸化シリコン膜を有する凹部を形成
する第１の工程と、この凹部に、液相成長による第２の
２酸化シリコン膜を埋設する第２の工程とを有してい
る。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】半導体装置の製造方法を説明するための工
程順の断面図である図１を参照すると、本発明の第１の
実施例は、まず、シリコン基板１０１に酸素をイオン注
入（例えばエネルギー２００ｋｅＶ，ドース量１０18ｃ
ｍ-2）し、この部分のシリコンを２酸化シリコン膜１０
２に変換し、シリコン基板１０１から単結晶シリコン層
１０３を電気的に分離する〔図１（ａ）〕。
程順の断面図である図１を参照すると、本発明の第１の
実施例は、まず、シリコン基板１０１に酸素をイオン注
入（例えばエネルギー２００ｋｅＶ，ドース量１０18ｃ
ｍ-2）し、この部分のシリコンを２酸化シリコン膜１０
２に変換し、シリコン基板１０１から単結晶シリコン層
１０３を電気的に分離する〔図１（ａ）〕。
【０００９】次に、ホトレジスト１０４を単結晶シリコ
ン層１０３上に形成し、リソグラフィにより素子分離領
域形成予定部分のホトレジスト１０４を除去し、パター
ニングを行なう。次に、異方性エッチングによりホトレ
ジスト１０４に被われていない部分の単結晶シリコン層
１０３を除去する〔図１（ｂ）〕。
ン層１０３上に形成し、リソグラフィにより素子分離領
域形成予定部分のホトレジスト１０４を除去し、パター
ニングを行なう。次に、異方性エッチングによりホトレ
ジスト１０４に被われていない部分の単結晶シリコン層
１０３を除去する〔図１（ｂ）〕。
【００１０】次に、ホトレジスト１０４除去後、２酸化
シリコン膜１０５を液相成長法（ＬＰＤ）により、２酸
化シリコン膜１０２の露出している部分にのみ選択成長
し、単結晶シリコン層１０３の上面と２酸化シリコン膜
１０５の上面とをほぼ同じ高さにする〔図１（ｃ）〕。
なお、ホトレジスト１０４の除去は２酸化シリコン膜１
０５形成後でもよい。
シリコン膜１０５を液相成長法（ＬＰＤ）により、２酸
化シリコン膜１０２の露出している部分にのみ選択成長
し、単結晶シリコン層１０３の上面と２酸化シリコン膜
１０５の上面とをほぼ同じ高さにする〔図１（ｃ）〕。
なお、ホトレジスト１０４の除去は２酸化シリコン膜１
０５形成後でもよい。
【００１１】上記液相成長法は、例えばＨ2 ＳｉＦ6 ４
０ｗｔ％の水溶液１リットルに対してＨ3 ＢＯ4 ０．６
ｗｔ％の水溶液を１時間に１０〜５０ミリリットル添加
する溶液に、したことにより成膜される。このとき、凹
部の底部に露出した２酸化シリコン膜１０２上にのみ選
択的にＬＰＤ法によるこの２酸化シリコン膜１０５の成
長が起る。
０ｗｔ％の水溶液１リットルに対してＨ3 ＢＯ4 ０．６
ｗｔ％の水溶液を１時間に１０〜５０ミリリットル添加
する溶液に、したことにより成膜される。このとき、凹
部の底部に露出した２酸化シリコン膜１０２上にのみ選
択的にＬＰＤ法によるこの２酸化シリコン膜１０５の成
長が起る。
【００１２】半導体装置の製造方法を説明するための工
程順の断面図である図２を参照すると、本発明の第２の
実施例は、まず、第１の単結晶シリコン基板（図示せ
ず）の表面に膜厚約１μｍの２酸化シリコン膜１１１を
形成する。次に、この２酸化シリコン膜１１１の表面に
第２の単結晶シリコン基板（図示せず）を接着し、この
第２の単結晶シリコン基板の表面の研削を行ない、膜厚
２〜３μｍの単結晶シリコン層１１２を形成する〔図２
（ａ）〕。以下、上記第１の実施例と同様の方法によ
り、ホトレジスト１１３をマスクに単結晶シリコン層１
１２の異方性エッチングを行なう〔図２（ｂ）〕。次
に、ホトレジスト１１３の除去後、液相成長法により２
酸化シリコン膜１１４を形成する〔図２（ｃ）〕。
程順の断面図である図２を参照すると、本発明の第２の
実施例は、まず、第１の単結晶シリコン基板（図示せ
ず）の表面に膜厚約１μｍの２酸化シリコン膜１１１を
形成する。次に、この２酸化シリコン膜１１１の表面に
第２の単結晶シリコン基板（図示せず）を接着し、この
第２の単結晶シリコン基板の表面の研削を行ない、膜厚
２〜３μｍの単結晶シリコン層１１２を形成する〔図２
（ａ）〕。以下、上記第１の実施例と同様の方法によ
り、ホトレジスト１１３をマスクに単結晶シリコン層１
１２の異方性エッチングを行なう〔図２（ｂ）〕。次
に、ホトレジスト１１３の除去後、液相成長法により２
酸化シリコン膜１１４を形成する〔図２（ｃ）〕。
【００１３】なお、上記第１，および第２の実施例は、
本発明をＳＯＩ基板に適用したものであるが、石英基板
の表面にエピタキシャルシリコン層を有する半導体基体
に対しても本発明は適用できる。
本発明をＳＯＩ基板に適用したものであるが、石英基板
の表面にエピタキシャルシリコン層を有する半導体基体
に対しても本発明は適用できる。
【００１４】半導体装置の製造方法を説明するための工
程順の断面図である図３を参照すると、本発明の第３の
実施例は、まず、ｐ- 型のシリコン基板１２１の上面よ
りヒ素を拡散させ、ｎ+ 埋め込み層１２２を形成する。
次に、この上に膜厚約１μｍのｎ- エピタキシャル層１
２３を形成する〔図３（ａ）〕。
程順の断面図である図３を参照すると、本発明の第３の
実施例は、まず、ｐ- 型のシリコン基板１２１の上面よ
りヒ素を拡散させ、ｎ+ 埋め込み層１２２を形成する。
次に、この上に膜厚約１μｍのｎ- エピタキシャル層１
２３を形成する〔図３（ａ）〕。
【００１５】次に、ホトレジスト１２４をマスクに異方
性シリコンエッチングを行ない、素子分離領域形成予定
部分のｎ- エピタキシャル層１２３を除去し、ｎ+ 埋め
込み層１２２を露出させる〔図３（ｂ）〕。
性シリコンエッチングを行ない、素子分離領域形成予定
部分のｎ- エピタキシャル層１２３を除去し、ｎ+ 埋め
込み層１２２を露出させる〔図３（ｂ）〕。
【００１６】次に、ホトレジスト１２４除去後、熱酸化
を行ないｎ- エピタキシャル層１２３およびｎ+ 埋め込
み層１２２の表面に２酸化シリコン膜１２５を形成す
る。このとき、ｎ- エピタキシャル層１２３に比べｎ+
埋め込み層１２２は酸化速度が速いため、この部分の２
酸化シリコン膜１２５は他に比べ厚くなる〔図３
（ｃ）〕。
を行ないｎ- エピタキシャル層１２３およびｎ+ 埋め込
み層１２２の表面に２酸化シリコン膜１２５を形成す
る。このとき、ｎ- エピタキシャル層１２３に比べｎ+
埋め込み層１２２は酸化速度が速いため、この部分の２
酸化シリコン膜１２５は他に比べ厚くなる〔図３
（ｃ）〕。
【００１７】次に、希フッ酸溶液を用いて２酸化シリコ
ン膜１２５をエッチングする。
ン膜１２５をエッチングする。
【００１８】このときのエッチング時間はｎ- エピタキ
シャル層１２３上の２酸化シリコン膜１２５は完全に除
去し、ｎ+ 埋め込み層１２２上の２酸化シリコン膜１２
５は残存する条件に設定する〔図３（ｄ）〕。
シャル層１２３上の２酸化シリコン膜１２５は完全に除
去し、ｎ+ 埋め込み層１２２上の２酸化シリコン膜１２
５は残存する条件に設定する〔図３（ｄ）〕。
【００１９】次に、上記第１，第２の実施例と同様に、
液相成長法により２酸化シリコン膜１２６を形成する
〔図３（ｅ）〕。
液相成長法により２酸化シリコン膜１２６を形成する
〔図３（ｅ）〕。
【００２０】
【発明の効果】以上説明したように本発明は、素子分離
領域の溝の底部に形成した第１の２酸化シリコン膜上に
選択的に第２の２酸化シリコン膜を成長するため、素子
分離領域幅の大小にかかわらず均一な膜厚のシリコン酸
化膜を得ることができる。
領域の溝の底部に形成した第１の２酸化シリコン膜上に
選択的に第２の２酸化シリコン膜を成長するため、素子
分離領域幅の大小にかかわらず均一な膜厚のシリコン酸
化膜を得ることができる。
【００２１】また、本発明の方法は、従来の方法で問題
となった２酸化シリコン膜の横方向への拡幅を生じない
ため、パターニングしたホトレジストと同じ幅の素子分
離領域を形成することができる。このため非常に細い
（ホトレジストの加工限界）の素子分離領域形成が可能
である。これにより半導体装置の高集積化と高集積化に
よる配線長短縮，寄生容量低減，抵抗低減による高性能
化が可能となるという効果を有する。
となった２酸化シリコン膜の横方向への拡幅を生じない
ため、パターニングしたホトレジストと同じ幅の素子分
離領域を形成することができる。このため非常に細い
（ホトレジストの加工限界）の素子分離領域形成が可能
である。これにより半導体装置の高集積化と高集積化に
よる配線長短縮，寄生容量低減，抵抗低減による高性能
化が可能となるという効果を有する。
【図１】本発明の第１の実施例を説明するための工程順
の断面図である。
の断面図である。
【図２】本発明の第２の実施例を説明するための工程順
の断面図である。
の断面図である。
【図３】本発明の第３の実施例を説明するための工程順
の断面図である。
の断面図である。
【図４】従来の半導体装置の製造方法を説明するための
工程順の断面図である。
工程順の断面図である。
【図５】従来の半導体装置の別の製造方法を説明するた
めの工程順の断面図である。
めの工程順の断面図である。
１０１，１２１，２０１，２１１ シリコン基板 １０２，１０５，１１１，１１４，１２５，１２６，２
０４，２１３ ２酸化シリコン膜 １０３，１１２ 単結晶シリコン層 １０４，１１３，１２４，２００，２１２ ホトレジ
スト １２２ ｎ+ 埋め込み層 １２３ ｎ- エピタキシャル層 ２０２，２０３ 窒化シリコン膜
０４，２１３ ２酸化シリコン膜 １０３，１１２ 単結晶シリコン層 １０４，１１３，１２４，２００，２１２ ホトレジ
スト １２２ ｎ+ 埋め込み層 １２３ ｎ- エピタキシャル層 ２０２，２０３ 窒化シリコン膜
Claims (6)
- 【請求項１】 表面が単結晶シリコンからなる半導体基
体に設けられた半導体装置の素子分離領域の形成方法に
おいて、 前記半導体基体の表面の前記素子分離領域が形成される
領域に、底面に第１の２酸化シリコン膜を有する凹部を
形成する第１の工程と、 前記凹部を液相成長法による第２の２酸化シリコン膜で
埋設する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記半導体基体が、所定に深さに酸素の
イオン注入により形成された２酸化シリコン層を有する
単結晶シリコン基板であることと、 前記第１の２酸化シリコン膜が、該２酸化シリコン層で
あることと、 を併せて特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記半導体基体が、第１の単結晶シリコ
ン基板と、前記第１の単結晶シリコン基板の表面に形成
された前記第１の２酸化シリコン膜と、前記第１の２酸
化シリコン膜の表面に接着された第２の単結晶シリコン
基板とからなることを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項４】 前記半導体基体が、石英基板と、前記石
英基板の表面に形成されたエピタキシャルシリコン層
と、からなることを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項５】 前記半導体基体が、一導電型の単結晶シ
リコン基板と、前記一導電型の単結晶シリコン基板の表
面に形成された高濃度の逆導電型の埋め込み層と、前記
高濃度の逆導電型の埋め込み層の表面に設けられた低濃
度の逆導電型の単結晶シリコン層とからなることと、 前記第１の工程が、前記単結晶シリコン層の表面の前記
素子分離領域が形成される領域に、前記底面が前記高濃
度の逆導電型の埋め込み層からなる前記凹部を形成する
工程と、前記凹部の底面に露出した前記高濃度の逆導電
型の埋め込み層の表面，および前記単結晶シリコン層の
表面に、熱酸化による２酸化シリコン膜を形成する工程
と、前記単結晶シリコン層の上面が露出するまで前記熱
酸化による２酸化シリコン膜を除去し、前記凹部の底面
に露出した前記高濃度の逆導電型の埋め込み層の表面に
前記熱酸化による２酸化シリコン膜からなる前記第１の
２酸化シリコン膜を形成する工程とからなることとを併
せて特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項６】 前記第２の工程が、少なくともフッ素を
含有する水溶液中で行なわれることと、 前記第２の２酸化シリコン膜が、フッ素を含有すること
とを併せて特徴とする請求項１記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04207675A JP3109549B2 (ja) | 1992-08-04 | 1992-08-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04207675A JP3109549B2 (ja) | 1992-08-04 | 1992-08-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661343A true JPH0661343A (ja) | 1994-03-04 |
| JP3109549B2 JP3109549B2 (ja) | 2000-11-20 |
Family
ID=16543709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04207675A Expired - Fee Related JP3109549B2 (ja) | 1992-08-04 | 1992-08-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3109549B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07201972A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体装置の製造方法 |
| US5561076A (en) * | 1992-04-02 | 1996-10-01 | Nec Corporation | Method of fabricating an isolation region for a semiconductor device using liquid phase deposition |
| KR20020046477A (ko) * | 2000-12-14 | 2002-06-21 | 박종섭 | 반도체소자의 소자 격리막 형성 방법 |
| US6417073B2 (en) | 2000-03-21 | 2002-07-09 | Nec Corporation | Method for forming element isolating region |
-
1992
- 1992-08-04 JP JP04207675A patent/JP3109549B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
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| JPH07201972A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体装置の製造方法 |
| US6417073B2 (en) | 2000-03-21 | 2002-07-09 | Nec Corporation | Method for forming element isolating region |
| KR20020046477A (ko) * | 2000-12-14 | 2002-06-21 | 박종섭 | 반도체소자의 소자 격리막 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3109549B2 (ja) | 2000-11-20 |
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