JPS6139748B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、半導体装置特にソースドレイン拡散
層直下に埋込絶縁層を有するMIS型電界効果トラ
ンジスタの製造方法に関する。

埋込絶縁層MIS型電界効果トランジスタはソー
スドレイン拡散層底部の大部分が厚い絶縁層で覆
われているため、接合容量が極めて小さく、原理
的にSOS（シリコンオンサフアイヤ）構造に近い
特性が期待される。ところが従来のこの埋込絶縁
層構造のトランジスタの欠点は、埋込絶縁層の存
在しない部分の表面即ちゲートが形成される部分
が、埋込絶縁層が存在する部分よりほゞ埋込絶縁
層の厚さに等しい深さだけ落込んでいることであ
る。

第１図ａ，ｂは従来方法による埋込酸化層
MOS型電界効果トランジスタの製造工程を示
す。第１図ａにおいてSUBはＰ型シリコン半導
体基板であり、１ａ，１ｂはその表面を厚く酸化
しそしてゲート部のシリコン基板表面が露出する
ように選択エツチングして形成した埋込み酸化膜
である。その後エピタキシヤル成長によりシリコ
ン層を形成すると、基板露出表面上には単結晶シ
リコン層２ｃが成長するが、埋込み酸化層１ａ，
１ｂ上には多結晶シリコン層２ａ，２ｂが形成さ
れる。この多結晶シリコン層２ａ，２ｂと単結晶
シリコン層２ｃの境界はかなりはつきりしてい
る。またエピタキシヤル成長は一様に進行するた
め、多結晶シリコン層２ａ，２ｂと単結晶シリコ
ン層２ｃの各表面には埋込み酸化層１ａ，１ｂの
厚み分だけ段差が生じる。次に第１図ｂに示すよ
うにシリコン層２ａ，２ｂ，２ｃの表面を酸化し
て酸化膜を形成しさらにその上にCVD（気相成
長）法等により多結晶シリコン層を被着し、かつ
各々に選択エツチングを施してゲート酸化膜３お
よびゲート電極４を形成する。その後PSGなどの
不純物を含んだ絶縁膜を被着し、熱処理するとリ
ン（Ｐ）等の不純物がゲート酸化膜３の両側の多
結晶シリコン層２ａ，２ｂおよび単結晶シリコン
層２ｃに拡散して、ソースドレイン領域である
n⁺拡散層５，６を形成する。この構造ではジヤ
ンクシヨンは図示の如く単結晶シリコン２ｃ内に
できるのでハードな特性のFETが得られ、ソー
ス、ドレイン領域５，６の大部分が基板SUBと
は厚い絶縁膜１ａ，１ｂを介して接触しているの
で接合容量は小さい。

しかしながらこのような構造では、基板表面上
に埋込酸化層１ａ，１ｂが形成され、ゲート部の
基板表面で段差を生じているため、シリコンエピ
タキシヤル成長、熱酸化、多結晶シリコン成長を
行なつて膜２ａ〜２ｃ、３，４を形成してもこの
段差は埋まらず、表面に段差があると、その上に
形成された絶縁層３およびゲート電極４のフオト
エツチングの際、マスクとフオトレジストの密着
性が悪く、また斜面で光の散乱等があるため、高
精度のフオトエツチングが出来ない。また段差は
アルミニウム配線の断線の原因にもなる。

かゝる点を改善し、予め埋込み酸化層を選択酸
化法（LOCOS，PLANOX等）で基板内に形成
し、その上にCVD法でシリコン多結晶および単
結晶層を成長させて段差をなくす方法が提案され
た。第２図ａ〜ｃはこの方式の製造工程を示す。
この方式では第２図ａに示すようにＰ型シリコン
半導体基板SUBの表面に選択酸化法によりゲー
ト部となる部分を残してその両側に埋込酸化層１
ａ，１ｂを形成する。次に第２図ｂに示すように
エピタキシヤル成長によりシリコン層を形成する
と酸化層１ａ，１ｂ上には多結晶シリコン層２
ａ，２ｂが、基板露出表面上には単結晶シリコン
層２ｃが成長し、かつこれらの表面は平坦とな
る。次に第２図ｃに示すようにシリコン層２ａ，
２ｂ，２ｃ上に酸化膜を形成し、さらにCVD法
等により多結晶シリコンを被着させ、各々に選択
エツチングを施すことにより、ゲート酸化膜３お
よびゲート電極４を形成する。その後リン（Ｐ）
等のｎ型の不純物を、ゲート酸化膜３の両側の多
結晶シリコン層２ａ，２ｂおよび単結晶シリコン
層２ｃに高濃度に拡散することによりソース、ド
レイン領域であるn⁺拡散層５，６を形成する。

しかしながらこの方法では埋込酸化層形成、ゲ
ート電極形成、およびソース、ドレイン拡散が相
互に自己整合できないので高精度なパターニング
が困難である。埋込絶縁層構造のMISFETが
SOS構造のMISFETに近い性能を出すために
は、ゲート電極形成とソースドレイン拡散が通常
のシリコンゲートMOSFETなどのように自己整
合すると共に、ソース、ドレイン拡散は埋込酸化
層と自己整合することが必要である。

本発明はかゝる点に鑑み、基板表面が平坦にな
り、かつゲート電極、ソース、ドレイン拡散層及
び埋込酸化層の各形成において相互に自己整合が
可能である埋込絶縁層を有するMIS型電界効果ト
ランジスタの製造方法を提案するものである。次
に実施例を参照しながらこれを詳細に説明する。

第３図ａ〜ｄは本発明によるMIS型構造の埋込
酸化層を有する電界効果トランジスタの製造工程
を示す。本発明では先ず第３図ａに示すようにＰ
型シリコン半導体基板SUBの表面を約１μｍ酸
化し、フオトプロセスによつてゲート領域の酸化
膜をエツチングで除去して埋込酸化膜１ａ，１ｂ
を残す。これに気相成長法によつて埋込酸化層１
ａ，１ｂ上には多結晶シリコン層２ａ，２ｂを、
また露出基板表面上には単結晶シリコン層２ｃを
各々1.5μｍ成長させる。このとき多結晶シリコ
ン層２ａ，２ｂの表面と単結晶シリコン層２ｃの
表面との間には埋込酸化層の厚さに等しい約１μ
ｍの段差が生じる。

次に第３図ｂに示すようにシリコン層２ａ，２
ｂ，２ｃの表面に熱酸化により酸化膜３を形成
し、さらにCVD法等により多結晶シリコン層４
を被着させる。この場合約１μｍの前記段差はそ
のまゝ保たれる。これに粘性35センチポイズのポ
ジテイブレジストを約１μｍ塗布するとその流動
性によつて凹部のゲート領域での厚みは1.6〜2.0
μｍ程度となり段差を埋めてレジスト膜５の表面
は液面のようにほヾ平坦となる。ホトレジストと
してポジレジストを使用したのはその性質上露光
すると上から徐々に感光してゆき感光深さの制御
が容易に行なえるためで、これがネガレジストで
あると光の透過率がよいために底面で反射してほ
とんど深さ方向に差がなく感光してしまい、しか
も感光部が硬化して現像液で除去されなくなるた
め、本発明の目的で使用するには適さない。この
レジスト膜５を高圧水銀灯からの紫外線で約
2.5KWsec／m²の露光を行ない、約１μｍの深さ
まで感光させ、ゲート領域の凹部に位置するレジ
スト膜部分５ａは未感光とする。なおかゝる露光
は紫外線によらなくとも、例えば電子ビームのエ
ネルギー強度を制御して約１μｍ透過するように
調整して感光させてもよい。次に通常の方法で現
像すると第３図ｃに感光した部分のレジスト膜５
は除去され、凹部のゲート領域にある未感光レジ
スト膜５ａのみが残る。

その後凹部に残つたレジスト膜５ａをマスクと
して第３図ｄに示すように多結晶シリコン層４お
よび酸化膜３をエツチングしてゲート電極４ａお
よびゲート酸化膜３ａを形成し、多結晶シリコン
層２ａ，２ｂの表面を露出する。なおこの段階で
はゲート電極４ａはその周縁がゲート酸化膜３と
同じ位置まで延びている。かゝる状態でさらに露
出した多結晶シリコン層２ａ，２ｂの表面を約１
μｍエツチングし、多結晶シリコン層２ａ，２ｂ
の表面をゲート酸化膜３ａ下の基板表面とほゞ同
じ高さにして表面平坦化を行なう。このときゲー
ト酸化膜３ａ上の多結晶シリコンゲート電極４ａ
もサイドエツチングされ、その周縁が図示の如く
ゲート酸化膜３ａの周縁よりやゝ内方に入つた状
態となる。このように平坦化された表面に、レジ
スト膜５ａを除去したのち、低温CVD法により
リン等の不純物をドープした酸化層７を被着し、
さらに熱処理により酸化層７中に含まれているリ
ン等の不純物を多結晶シリコン層２ａ，２ｂおよ
び単結晶シリコン層２ｃの一部に高濃度に拡散し
てソース、ドレイン領域であるn⁺拡散層５，６
を形成する。このとき多結晶シリコンであるゲー
ト電極４ａにも不純物が拡散されその導電率を大
にする。その後酸化層７に選択エツチングして窓
開きをし、アルミニウム等の金属を蒸着してフオ
トプロセスによりソース、ドレイン電極である金
属電極８，９を形成する。

上記の如くレジスト膜をパターニングするには
エツチングを適当時間行なつて凹部にのみレジス
ト膜を残す方法もあるが、エツチング時間でレジ
スト除去量を制御するこの方法は本発明の露光量
制御による方法に比べ作業性および工作精度が劣
る。

以上詳細に説明したように本発明では基板表面
の酸化膜に窓開きして埋込酸化層１ａ，１ｂを作
ると、この際マスクを使用するのみで後はマスク
なしで処理できる。即ちゲート電極およびゲート
絶縁膜のパターニングは埋込酸化層１ａ，１ｂ間
の凹部に溜つたレジストを残してこれをマスクと
することにより行なうことができ、ソース、ドレ
イン拡散はこうしてパターニングされたゲート電
極およびゲート絶縁膜をマスクとして行なうこと
ができ、これらの両工程とも特別のマスクは不要
である。また能動層となるゲート電極下シリコン
単結晶層２ｃは埋込み酸化膜１ａ，１ｂの窓開き
部が作る凹部にほゞ埋め込まれた状態になるので
素子表面の平坦化が容易に行なえる。こうしてゲ
ート電極、ソース、ドレイン拡散及び埋込絶縁層
の三者の相互セルフアライン化が可能であること
による素子寸法の縮小、埋込酸化層による接合容
量減少により、高速動作に適する素子が得られ
る。基板表面を平坦にすることができるのでアル
ミニウム配線の断線も回避することができる。

【図面の簡単な説明】

第１図ａ，ｂは従来方法による埋込層を有する
MOS型電界効果トランジスタの製造工程の断面
図、第２図ａ〜ｃは選択酸化法による埋込層を有
するMOS型電界効果トランジスタの製造工程の
断面図、第３図ａ〜ｄは本発明の実施例に係る製
造工程の断面図である。 図において、SUBはシリコン半導体基板、１
ａ，１ｂは埋込絶縁層、２ａ，２ｂ，２ｃはエピ
タキシヤル成長させたシリコン層、３は酸化膜、
３ａはゲート酸化膜、４は多結晶シリコン層、４
ａはゲート電極、５，６はソース、ドレイン領域
となる拡散層、７は酸化膜、８，９はソース、ド
レイン電極である。

Claims (1)

1. 【特許請求の範囲】 １ 半導体表面に第１の絶縁膜を形成しかつパタ
   ーニングしてゲート形成部の基板表面を露出し、
   その周囲の絶縁膜を埋込絶縁層とし、これらの表
   面に第１の半導体層を成長させて基板露出表面上
   には単結晶半導体層をまた埋込絶縁層上には多結
   晶半導体層を形成し、これらの半導体層上に第２
   の絶縁膜を、更にその上に第２の半導体層を成長
   させ、この第２の半導体層の表面にポジテイブレ
   ジストを塗布しかつ露光、現像して前記埋込絶縁
   層間の凹所のレジスト膜を残し、該レジスト膜を
   マスクとして第２の半導体層および第２の絶縁膜
   をパターニングしてゲート電極およびゲート絶縁
   膜を作り且つ該レジスト膜をマスクとして第１の
   半導体層を表面が平坦になるまでエツチングし、
   しかるのち不純物含有絶縁膜を被着し、かつ熱処
   理してソースドレイン拡散を行なう工程を有する
   ことを特徴とする半導体装置の製造方法。 ２ 基板がシリコン半導体、第１の絶縁膜が熱酸
   化により形成された二酸化シリコン、第１の半導
   体層がシリコン半導体層、第２の絶縁膜が熱酸化
   により形成された二酸化シリコン膜、第２の半導
   体層が多結晶シリコン層であることを特徴とする
   特許請求の範囲第１項記載の半導体装置の製造方
   法。 ３ ポジテイブホトレジスト膜のパターニングが
   露光量の制御により行なわれることを特徴とする
   特許請求の範囲第１項または第２項記載の半導体
   装置の製造方法。