JPS5911645A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5911645A JPS5911645A JP12090582A JP12090582A JPS5911645A JP S5911645 A JPS5911645 A JP S5911645A JP 12090582 A JP12090582 A JP 12090582A JP 12090582 A JP12090582 A JP 12090582A JP S5911645 A JPS5911645 A JP S5911645A
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- film
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関する。
従来、集積回路製造の際、各トランジスタ間の素子分離
のため、第１図に示す如くシリコン半導体基板１（以下
基＆ｌと略す）の表面に薄い酸化膜２．窒化膜３を形成
し、その後写真蝕刻技術により所望の個所に穴を開け、
基板１と同種の不純物を拡散４する。窒化膜３をマスク
にして酸化すると、第２図の如く各トランジスタ間のチ
ャネルストッパー６．７と厚い酸化膜値域ができる。こ
の厚い酸化膜形成時、窒化膜の下部へ酸化膜が食い込む
ように成長するため、厚い酸化膜領域が広がり微細なト
ランジスタ形成、集積回路の集積度向上および高速用ト
ランジスタ製造の障害となっている。
のため、第１図に示す如くシリコン半導体基板１（以下
基＆ｌと略す）の表面に薄い酸化膜２．窒化膜３を形成
し、その後写真蝕刻技術により所望の個所に穴を開け、
基板１と同種の不純物を拡散４する。窒化膜３をマスク
にして酸化すると、第２図の如く各トランジスタ間のチ
ャネルストッパー６．７と厚い酸化膜値域ができる。こ
の厚い酸化膜形成時、窒化膜の下部へ酸化膜が食い込む
ように成長するため、厚い酸化膜領域が広がり微細なト
ランジスタ形成、集積回路の集積度向上および高速用ト
ランジスタ製造の障害となっている。
次に第３図の如くＭＯ８型集積回路のソース。
ドレインを形成する時、前記チャンネルストッパー領域
６とソース、ドレイン領域１０．１１．１２゜１３と接
触し、即ち高濃度不純物領域が接触し耐圧の低下、接合
容知の増加となり、ＩＣの高耐圧化、高速化の障害とな
っている。
６とソース、ドレイン領域１０．１１．１２゜１３と接
触し、即ち高濃度不純物領域が接触し耐圧の低下、接合
容知の増加となり、ＩＣの高耐圧化、高速化の障害とな
っている。
本発明の目的は、この従来の障害を除いた半導体装置の
製造方法を提供することにある。
製造方法を提供することにある。
本発明の％黴は、半導体基板表面に薄い酸化膜と誘電体
膜を形成する工程と、写真蝕刻により部分的にこの基板
面を算出する工程とこの妬出部の基鈑を蝕刻し溝部を設
ける工程と、この溝部に基板と同種の不純物を注入する
工程と、この溝部のみ選択的に酸化する工程と、との液
部の酸化膜を残し基板の誘電体膜と酸化膜とを除去する
工程と、この溝部のみ多結晶半導体を他部には基板と同
種不純物の却、結晶半導体を同時にエピタキシャル成長
する工程と、この溝部の多結晶半導体部を酸化すること
で溝部を酸化膜で埋める工程を有する半導体装置の製造
方法にある。
膜を形成する工程と、写真蝕刻により部分的にこの基板
面を算出する工程とこの妬出部の基鈑を蝕刻し溝部を設
ける工程と、この溝部に基板と同種の不純物を注入する
工程と、この溝部のみ選択的に酸化する工程と、との液
部の酸化膜を残し基板の誘電体膜と酸化膜とを除去する
工程と、この溝部のみ多結晶半導体を他部には基板と同
種不純物の却、結晶半導体を同時にエピタキシャル成長
する工程と、この溝部の多結晶半導体部を酸化すること
で溝部を酸化膜で埋める工程を有する半導体装置の製造
方法にある。
以下、本発明実施例の第４図から第８図について説明す
る。第４図の如く基板１４上に酸化膜１５゜窒化膜１６
を形成後、ホトレジスト１７を塗布し写真蝕刻技術によ
り現像する。ホトレジスト１７をマスクとして窒化膜１
６．酸化膜１５を除去する。基板１４上に溝部１８ 、
１９を設けるが、こノ際のマスクはホトレジスト１７、
あるいけ窒化膜１６のどちらを使用してもよい。
る。第４図の如く基板１４上に酸化膜１５゜窒化膜１６
を形成後、ホトレジスト１７を塗布し写真蝕刻技術によ
り現像する。ホトレジスト１７をマスクとして窒化膜１
６．酸化膜１５を除去する。基板１４上に溝部１８ 、
１９を設けるが、こノ際のマスクはホトレジスト１７、
あるいけ窒化膜１６のどちらを使用してもよい。
窒化膜１６あるいけホトレジスト１７をマスクに溝部１
８．１９の低部へ基板１４と同種の不純物をイオン注入
する。これがチャンネルストッパ一部２０である。第５
図は窒化膜１６をマスクとし溝部１８．１９の低部、側
面を酸化した状態である。次に第５図の窒化膜１６を除
去し、酸化膜１５の全面と酸化膜２２．２３の一部を除
去する。
８．１９の低部へ基板１４と同種の不純物をイオン注入
する。これがチャンネルストッパ一部２０である。第５
図は窒化膜１６をマスクとし溝部１８．１９の低部、側
面を酸化した状態である。次に第５図の窒化膜１６を除
去し、酸化膜１５の全面と酸化膜２２．２３の一部を除
去する。
ここで溝部の酸化膜２２．２３の一部を残すことが製動
である。その後基板表面にエピタキシャル成長を行う。
である。その後基板表面にエピタキシャル成長を行う。
この際第６図に示す如く、酸化膜のある溝部２４．２５
は多結晶半導体２７．２８が成長し、他部は基板１４と
同種の不純物を有する単結晶半導体１６が成長する。こ
の後全面を酸化すると溝部のボリン’Ｊ ２７ 、２８
は単結晶部より２０〜５０％酸化速度が早いので、溝部
２９．３０が全て酸化膜となる。この時、多結晶部が酸
化膜へ変わると体積が３０％〜４０％増加するため第７
図の如く、溝部２９．３０は酸化膜で埋ってし甘う。そ
の後、トランジスタのソース、ドレイン部を形成すると
第８図の如くなるが、チャンネルストッパ一部２０．２
１とソース、ドレイン領域３１．３２．３’３．３４は
接触しないため、ソース、ドレイン領域の接合容量は増
さず、また、高耐圧トランジスタに適する。
は多結晶半導体２７．２８が成長し、他部は基板１４と
同種の不純物を有する単結晶半導体１６が成長する。こ
の後全面を酸化すると溝部のボリン’Ｊ ２７ 、２８
は単結晶部より２０〜５０％酸化速度が早いので、溝部
２９．３０が全て酸化膜となる。この時、多結晶部が酸
化膜へ変わると体積が３０％〜４０％増加するため第７
図の如く、溝部２９．３０は酸化膜で埋ってし甘う。そ
の後、トランジスタのソース、ドレイン部を形成すると
第８図の如くなるが、チャンネルストッパ一部２０．２
１とソース、ドレイン領域３１．３２．３’３．３４は
接触しないため、ソース、ドレイン領域の接合容量は増
さず、また、高耐圧トランジスタに適する。
更に従来技術による第３図と本発明の第８図を比較する
と、第３図では厚い酸化膜８，９を形成する際横方向に
深さ方向とほぼ同じたけ酸化膜が成長するのに対し、第
８図では厚い酸化膜２０゜２１を形成してもｔｌとんど
横方向に酸化膜が広がらない。従ってトランジスタの微
細化、高速化に対して現状の製法に比し、有利となる。
と、第３図では厚い酸化膜８，９を形成する際横方向に
深さ方向とほぼ同じたけ酸化膜が成長するのに対し、第
８図では厚い酸化膜２０゜２１を形成してもｔｌとんど
横方向に酸化膜が広がらない。従ってトランジスタの微
細化、高速化に対して現状の製法に比し、有利となる。
以上ＭＯ８型集積回路について述べたがバイポーラ型集
積回路の各素子間の誘電体分離へも同様に適用できるこ
とは明らかである。
積回路の各素子間の誘電体分離へも同様に適用できるこ
とは明らかである。
第１図、第２図、第３図は各々従来技術の製法を工程順
に示す断面図、第４図、第５図、第６図。 第７図、第８図は各、ケ本発明の実施例の工程順断面図
、である。 なお図において、１・・・・・・シリコン半導体基板、
２・・・・・・薄い酸化膜、３・・・・・・窒化膜、４
，５・・・・・・チャンネルストッパー用領域、６，７
・・・・・・チャンネルストッパー用領域、８，９・・
・・・・厚い酸化膜、１０゜１１．１２．１３・・・・
・・ソース、ドレイン領域、 １４・・・・・・シリ
コン半導体基板、１５・・・・・・薄い酸化膜、１６・
・・・・・窒化膜、１７・・・・・・ホトレジスト、１
８゜１９・・・・・・半導体基板上の溝部、２０．２１
・・・・・・チャンネルストッパー領域、２２．２３．
２４．２５・・・・・・溝部の酸化膜、２６・・・・・
・エピタキシャル成長した単結晶半導体部、２７．２８
・・・・・・溝部へ成長した多結晶半導体部、２９．３
０・・・・・・溝部の酸化膜、３１．３２．３３．３４
・・・・・・ソース、ドレイン領域、である。 ／ ｌ′７ ３ 図 め ６ 囲
に示す断面図、第４図、第５図、第６図。 第７図、第８図は各、ケ本発明の実施例の工程順断面図
、である。 なお図において、１・・・・・・シリコン半導体基板、
２・・・・・・薄い酸化膜、３・・・・・・窒化膜、４
，５・・・・・・チャンネルストッパー用領域、６，７
・・・・・・チャンネルストッパー用領域、８，９・・
・・・・厚い酸化膜、１０゜１１．１２．１３・・・・
・・ソース、ドレイン領域、 １４・・・・・・シリ
コン半導体基板、１５・・・・・・薄い酸化膜、１６・
・・・・・窒化膜、１７・・・・・・ホトレジスト、１
８゜１９・・・・・・半導体基板上の溝部、２０．２１
・・・・・・チャンネルストッパー領域、２２．２３．
２４．２５・・・・・・溝部の酸化膜、２６・・・・・
・エピタキシャル成長した単結晶半導体部、２７．２８
・・・・・・溝部へ成長した多結晶半導体部、２９．３
０・・・・・・溝部の酸化膜、３１．３２．３３．３４
・・・・・・ソース、ドレイン領域、である。 ／ ｌ′７ ３ 図 め ６ 囲
Claims (1)
- 一導電型半導体基板表面に薄い酸化膜と誘電体膜を形成
する工程と、写真蝕刻により部分的に該基板面を霧出す
る工程と、該無出部の該基板を蝕刻し溝部を設ける工程
と、該溝部に一導電型不純物を注入する工程と、該溝部
のみ選択的に酸化する工程と、該溝部の酸化膜を残し該
基板の誘電体膜と酸化膜を除去する工程と、該溝部のみ
多結晶半導体を他部には一導を型の単結晶半導体を同時
にエピタキシャル成長する工程と、該溝部の多結晶半導
体部を酸化することで該溝部を酸化膜で埋める工程を有
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12090582A JPS5911645A (ja) | 1982-07-12 | 1982-07-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12090582A JPS5911645A (ja) | 1982-07-12 | 1982-07-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5911645A true JPS5911645A (ja) | 1984-01-21 |
| JPS6240857B2 JPS6240857B2 (ja) | 1987-08-31 |
Family
ID=14797895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12090582A Granted JPS5911645A (ja) | 1982-07-12 | 1982-07-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911645A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5008180A (en) * | 1989-04-07 | 1991-04-16 | Eastman Kodak Company | Photographic recording material containing a cyan dye-forming coupler |
| US5438016A (en) * | 1994-03-02 | 1995-08-01 | Micron Semiconductor, Inc. | Method of semiconductor device isolation employing polysilicon layer for field oxide formation |
| US5472904A (en) * | 1994-03-02 | 1995-12-05 | Micron Technology, Inc. | Thermal trench isolation |
| US5753962A (en) * | 1996-09-16 | 1998-05-19 | Micron Technology, Inc. | Texturized polycrystalline silicon to aid field oxide formation |
| US5756389A (en) * | 1993-12-22 | 1998-05-26 | Goldstar Electron Company, Ltd. | Method for forming trench isolation for semiconductor device |
| KR100444607B1 (ko) * | 2002-10-24 | 2004-08-16 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
-
1982
- 1982-07-12 JP JP12090582A patent/JPS5911645A/ja active Granted
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5008180A (en) * | 1989-04-07 | 1991-04-16 | Eastman Kodak Company | Photographic recording material containing a cyan dye-forming coupler |
| US5756389A (en) * | 1993-12-22 | 1998-05-26 | Goldstar Electron Company, Ltd. | Method for forming trench isolation for semiconductor device |
| US5438016A (en) * | 1994-03-02 | 1995-08-01 | Micron Semiconductor, Inc. | Method of semiconductor device isolation employing polysilicon layer for field oxide formation |
| US5472904A (en) * | 1994-03-02 | 1995-12-05 | Micron Technology, Inc. | Thermal trench isolation |
| US5837596A (en) * | 1994-03-02 | 1998-11-17 | Micron Technology, Inc. | Field oxide formation by oxidation of polysilicon layer |
| US5888881A (en) * | 1994-03-02 | 1999-03-30 | Micron Technology, Inc. | Method of trench isolation during the formation of a semiconductor device |
| US5753962A (en) * | 1996-09-16 | 1998-05-19 | Micron Technology, Inc. | Texturized polycrystalline silicon to aid field oxide formation |
| US6114218A (en) * | 1996-09-16 | 2000-09-05 | Microm Technology, Inc. | Texturized polycrystalline silicon to aid field oxide formation |
| KR100444607B1 (ko) * | 2002-10-24 | 2004-08-16 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6240857B2 (ja) | 1987-08-31 |
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