JPS6237541B2 - - Google Patents
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- JPS6237541B2 JPS6237541B2 JP51070572A JP7057276A JPS6237541B2 JP S6237541 B2 JPS6237541 B2 JP S6237541B2 JP 51070572 A JP51070572 A JP 51070572A JP 7057276 A JP7057276 A JP 7057276A JP S6237541 B2 JPS6237541 B2 JP S6237541B2
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- polycrystalline silicon
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、高密度
な半導体集積回路を得る方法を提供するものであ
る。
な半導体集積回路を得る方法を提供するものであ
る。
まず、従来の電界効果型（以下MOS型と略
す）半導体装置の製造方法の一例を第１図および
第２図に従がつて説明する。
す）半導体装置の製造方法の一例を第１図および
第２図に従がつて説明する。
一導電型例えばｐ型半導体基板１上に、一様に
熱酸化法により約7000Åのフイールド酸化硅素膜
２を形成し（第１図ａ）、通常の写真食刻技術で
選択的に前記基板３を露出させるｂ。前記露出基
板３上に1000〜1500Åのゲート酸化硅素膜４を熱
酸化法により形成しｃ、さらに約4000Åの多結晶
硅素膜５を全面に一様に形成するｄ。通常の写真
食刻技術により前記多結晶硅素膜５を選択的に除
去し、ゲート電極６および他の配線７を形成する
ｅ。多結晶硅素膜６，７をマスクとしてゲート酸
化硅素膜４を緩衝弗酸溶液で選択的に除去し、前
記基板を露出する。しかる後、基板と反対導電型
不純物層８を形成し、ソースおよびドレイン領域
とするｆ。熱酸化法およびCVD法により酸化硅
素膜９，９′を形成した後、前記基板１および多
結晶硅素膜７とのコンタクトホールを形成し、ア
ルミニウム等の導電層１０，１１，１２，１３で
配線してｇに示すMOS型半導体装置が完成す
る。
熱酸化法により約7000Åのフイールド酸化硅素膜
２を形成し（第１図ａ）、通常の写真食刻技術で
選択的に前記基板３を露出させるｂ。前記露出基
板３上に1000〜1500Åのゲート酸化硅素膜４を熱
酸化法により形成しｃ、さらに約4000Åの多結晶
硅素膜５を全面に一様に形成するｄ。通常の写真
食刻技術により前記多結晶硅素膜５を選択的に除
去し、ゲート電極６および他の配線７を形成する
ｅ。多結晶硅素膜６，７をマスクとしてゲート酸
化硅素膜４を緩衝弗酸溶液で選択的に除去し、前
記基板を露出する。しかる後、基板と反対導電型
不純物層８を形成し、ソースおよびドレイン領域
とするｆ。熱酸化法およびCVD法により酸化硅
素膜９，９′を形成した後、前記基板１および多
結晶硅素膜７とのコンタクトホールを形成し、ア
ルミニウム等の導電層１０，１１，１２，１３で
配線してｇに示すMOS型半導体装置が完成す
る。
第２図ａは第１図の方法により作成された
MOS型半導体集積回路におけるトランジスタ部
の平面概略構成を示し、ｂ，ｃはそれぞれａのＢ
−B′，Ｃ−C′線断面図である。
MOS型半導体集積回路におけるトランジスタ部
の平面概略構成を示し、ｂ，ｃはそれぞれａのＢ
−B′，Ｃ−C′線断面図である。
第２図ａのＸ部分は１トランジスタセル部分を
示し、同図ａにおいては酸化硅素膜部分は省略し
ている。
示し、同図ａにおいては酸化硅素膜部分は省略し
ている。
さて、第１図の方法は、フイールド酸化硅素膜
２を形成したのち、その中に多結晶硅素膜６より
なるゲート電極を形成しており、しかもその後酸
化硅素膜９，９′を形成したのちコンタクトホー
ルを形成して導電層１１を形成する方法であり、
マスク合せ余裕をとるため、ゲート電極となる多
結晶硅素膜６の一部６′と導電層１１は第２図
ａ，ｃに示すようにフイールド酸化硅素膜２の上
に形成され、ゲート電極の幅Ｌは第２図に示すご
とく大きな寸法となる。そしてゲート酸化膜４を
多結晶硅素膜６，７をマスクとして食刻する際に
フイールド酸化膜２も一部同時にエツチングされ
フイールド酸化膜２上に設けた多結晶硅素膜７に
関しては多結晶硅素膜の厚さに、さらにゲート酸
化膜エツチングに相当する厚さが加わり、また
CVD法により酸化硅素膜９を形成するときも、
フイールド酸化膜２上に成長する厚さより多結晶
硅素膜７上に成長する酸化膜９′の厚さの方が厚
くなり、さらに段差を大きくする傾向にある。こ
の第２図ｃに示す段差ｔのため、多結晶硅素導電
層７に交差して、別の金属配線１３を設ける場
合、段差のところでその金属膜厚が薄くなり断線
が生じやすく、段差以上の金属配線の厚さが必要
である。さらにこの厚い金属配線パターンを形成
するにはそれだけ大きな余裕のあるパターン精度
としなければならない。また多結晶硅素膜６，７
上の酸化膜９′にコンタクトのための窓あけをす
るときもマスク合せズレ、窓の大きさのバラツキ
等を吸収するため、多結晶硅素膜６，７を必要な
コンタクト窓より大きくしなければならないとと
もに表面で大きな段差を生じ、またこのため多結
晶硅素膜と金属配線コンタクト部で大きな面積を
必要とし、高密度化、高集積化のネツクとなつて
いた。すなわち、第１図の方法によれば第２図で
示すMOSトランジスタ部の寸法を必要とするも
のであつた。
２を形成したのち、その中に多結晶硅素膜６より
なるゲート電極を形成しており、しかもその後酸
化硅素膜９，９′を形成したのちコンタクトホー
ルを形成して導電層１１を形成する方法であり、
マスク合せ余裕をとるため、ゲート電極となる多
結晶硅素膜６の一部６′と導電層１１は第２図
ａ，ｃに示すようにフイールド酸化硅素膜２の上
に形成され、ゲート電極の幅Ｌは第２図に示すご
とく大きな寸法となる。そしてゲート酸化膜４を
多結晶硅素膜６，７をマスクとして食刻する際に
フイールド酸化膜２も一部同時にエツチングされ
フイールド酸化膜２上に設けた多結晶硅素膜７に
関しては多結晶硅素膜の厚さに、さらにゲート酸
化膜エツチングに相当する厚さが加わり、また
CVD法により酸化硅素膜９を形成するときも、
フイールド酸化膜２上に成長する厚さより多結晶
硅素膜７上に成長する酸化膜９′の厚さの方が厚
くなり、さらに段差を大きくする傾向にある。こ
の第２図ｃに示す段差ｔのため、多結晶硅素導電
層７に交差して、別の金属配線１３を設ける場
合、段差のところでその金属膜厚が薄くなり断線
が生じやすく、段差以上の金属配線の厚さが必要
である。さらにこの厚い金属配線パターンを形成
するにはそれだけ大きな余裕のあるパターン精度
としなければならない。また多結晶硅素膜６，７
上の酸化膜９′にコンタクトのための窓あけをす
るときもマスク合せズレ、窓の大きさのバラツキ
等を吸収するため、多結晶硅素膜６，７を必要な
コンタクト窓より大きくしなければならないとと
もに表面で大きな段差を生じ、またこのため多結
晶硅素膜と金属配線コンタクト部で大きな面積を
必要とし、高密度化、高集積化のネツクとなつて
いた。すなわち、第１図の方法によれば第２図で
示すMOSトランジスタ部の寸法を必要とするも
のであつた。
そこで、本発明は表面がより平担な段差の少な
い構造で、かつコンタクト部の形成がセルフアラ
イン法で容易に形成でき、必要な最小寸法とする
ことにより、高密度化が可能な半導体装置の製造
法を提供するものである。
い構造で、かつコンタクト部の形成がセルフアラ
イン法で容易に形成でき、必要な最小寸法とする
ことにより、高密度化が可能な半導体装置の製造
法を提供するものである。
第３図および第４図の一実施例にもとずいて本
発明を説明する。簡単のため半導体集積回路の基
本素子であるMOS型半導体装置について説明す
る。
発明を説明する。簡単のため半導体集積回路の基
本素子であるMOS型半導体装置について説明す
る。
第１の導電型を示す半導体基板例えばｐ型シリ
コン半導体基板２１上にゲート用およびフイール
ド部に第１の絶縁層例えば約1000Åの熱酸化硅素
膜２２，２２′を形成し、通常の写真食刻技術
で、選択的に半導体基板２１を露出し、第１のパ
ターンすなわちソース、ドレインのコンタクト部
を形成する（第３図ａ）。次に、前記熱酸化硅素
膜２２および露出半導体基板２３上に、SiH4あ
るいはSiCl4等の熱分解法により約4000Åの厚さ
の多結晶硅素膜２４を形成する。この場合、成長
条件により、ソース、ドレインのコンタクトのた
めの露出基板３３上では、単結晶硅素膜が成長す
るが、本発明の効果に関して何んら変らないので
以下説明上では多結晶硅素膜として扱かう。この
多結晶硅素膜はゲート電極、ソースおよびドレイ
ンと金属配線の接続として用いられるので電気伝
導度を高めておく必要がある。このため多結晶硅
素膜はあらかじめｎ型の不純物を含むようにして
成長させる。もちろんｎ型の不純物を多結晶硅素
膜を成長させてから拡散させても良い。次に前記
多結晶硅素膜上に耐酸化性膜２５、例えばSi3N4
膜を約1000Å形成するｂ。
コン半導体基板２１上にゲート用およびフイール
ド部に第１の絶縁層例えば約1000Åの熱酸化硅素
膜２２，２２′を形成し、通常の写真食刻技術
で、選択的に半導体基板２１を露出し、第１のパ
ターンすなわちソース、ドレインのコンタクト部
を形成する（第３図ａ）。次に、前記熱酸化硅素
膜２２および露出半導体基板２３上に、SiH4あ
るいはSiCl4等の熱分解法により約4000Åの厚さ
の多結晶硅素膜２４を形成する。この場合、成長
条件により、ソース、ドレインのコンタクトのた
めの露出基板３３上では、単結晶硅素膜が成長す
るが、本発明の効果に関して何んら変らないので
以下説明上では多結晶硅素膜として扱かう。この
多結晶硅素膜はゲート電極、ソースおよびドレイ
ンと金属配線の接続として用いられるので電気伝
導度を高めておく必要がある。このため多結晶硅
素膜はあらかじめｎ型の不純物を含むようにして
成長させる。もちろんｎ型の不純物を多結晶硅素
膜を成長させてから拡散させても良い。次に前記
多結晶硅素膜上に耐酸化性膜２５、例えばSi3N4
膜を約1000Å形成するｂ。
通常の写真食刻技術により前記露出半導体基板
２３の一部あるいは全部を含むように前記耐酸化
性膜を残し、第２のパターンを形成する。この第
２のパターンを有する耐酸化性膜２６およびフオ
トレジスト膜をマスクとして、前記多結晶硅素膜
２４をHF−HNO3系食刻液あるいはCF4プラズマ
雰囲気中で食刻し、熱酸化硅素膜２２′を露出す
るｃ。
２３の一部あるいは全部を含むように前記耐酸化
性膜を残し、第２のパターンを形成する。この第
２のパターンを有する耐酸化性膜２６およびフオ
トレジスト膜をマスクとして、前記多結晶硅素膜
２４をHF−HNO3系食刻液あるいはCF4プラズマ
雰囲気中で食刻し、熱酸化硅素膜２２′を露出す
るｃ。
次に高温酸素雰囲気たとえば1100℃の湿酸素雰
囲気中で酸化硅素膜２２′を厚くして酸化硅素膜
２７としたとえば約7000Åの厚さに形成し、フイ
ルド部とする。この工程で多結晶硅素膜２４のパ
ターンの周囲にフイールド酸化硅素膜２７が形成
され、第４図からも明らかなごとく、ゲート電極
の幅ｌが規定される。すなわちゲート電極の一部
はフイールド酸化硅素膜２７の上に形成されず、
２７の内部に形成することができる。このとき同
時に前記多結晶硅素膜２４のｎ型不純物が前記露
出半導体基板２３中に拡散され、ソース、ドレイ
ンコンタクト２８，２９が形成されるｄ。なお前
記熱酸化硅素膜２２′を除去し、露出半導体基板
の不純物濃度を高めたのち、前記熱酸化硅素膜２
７を形成してもよい。。このとき多結晶硅素膜２
４の窒化硅素膜２６で被覆されていない側壁部も
同時に酸化されるが本発明の効果に関しては何ら
変らない。
囲気中で酸化硅素膜２２′を厚くして酸化硅素膜
２７としたとえば約7000Åの厚さに形成し、フイ
ルド部とする。この工程で多結晶硅素膜２４のパ
ターンの周囲にフイールド酸化硅素膜２７が形成
され、第４図からも明らかなごとく、ゲート電極
の幅ｌが規定される。すなわちゲート電極の一部
はフイールド酸化硅素膜２７の上に形成されず、
２７の内部に形成することができる。このとき同
時に前記多結晶硅素膜２４のｎ型不純物が前記露
出半導体基板２３中に拡散され、ソース、ドレイ
ンコンタクト２８，２９が形成されるｄ。なお前
記熱酸化硅素膜２２′を除去し、露出半導体基板
の不純物濃度を高めたのち、前記熱酸化硅素膜２
７を形成してもよい。。このとき多結晶硅素膜２
４の窒化硅素膜２６で被覆されていない側壁部も
同時に酸化されるが本発明の効果に関しては何ら
変らない。
次に写真食刻技術で、耐酸化性膜２６、多結晶
硅素膜２４、第１の薄い絶縁層２２を選択的に除
去し、耐酸化性膜３０，３１，３２、多結晶硅素
膜３３，３４，３５、薄いゲート絶縁層３６より
なる第３のパターンを形成する。すなわちソース
およびドレインのコンタクト領域、およびゲート
領域を分離し、ソース、ドレインを形成すべき半
導体基板を露出する。次にイオン注入法によりｎ
型不純物層３７，３８を形成し、ソースおよびド
レイン領域とするｅ。
硅素膜２４、第１の薄い絶縁層２２を選択的に除
去し、耐酸化性膜３０，３１，３２、多結晶硅素
膜３３，３４，３５、薄いゲート絶縁層３６より
なる第３のパターンを形成する。すなわちソース
およびドレインのコンタクト領域、およびゲート
領域を分離し、ソース、ドレインを形成すべき半
導体基板を露出する。次にイオン注入法によりｎ
型不純物層３７，３８を形成し、ソースおよびド
レイン領域とするｅ。
次に熱酸化法によりソースおよびドレイン領域
３７，３８および前記第３のパターンを有する多
結晶硅素膜３３，３４，３５の露出した側壁に例
えば1000℃湿酸素雰囲気中で熱酸化硅素膜３９，
４０を約2500Å以上形成するｆ。しかるのち、膜
３０，３１，３２を除去し、多結晶硅素膜３３，
３４，３５を露出する。次にAlなどの金属配線
層４１，４２，４３を形成するｇ。
３７，３８および前記第３のパターンを有する多
結晶硅素膜３３，３４，３５の露出した側壁に例
えば1000℃湿酸素雰囲気中で熱酸化硅素膜３９，
４０を約2500Å以上形成するｆ。しかるのち、膜
３０，３１，３２を除去し、多結晶硅素膜３３，
３４，３５を露出する。次にAlなどの金属配線
層４１，４２，４３を形成するｇ。
第４図はこのようにして形成されたMOS型半
導体集積回路装置のMOSトランジスタ部を示
す。この図から明らかなようにトランジスタ部分
の寸法は第２図に比べ大幅に小さくなつた。
導体集積回路装置のMOSトランジスタ部を示
す。この図から明らかなようにトランジスタ部分
の寸法は第２図に比べ大幅に小さくなつた。
以上の製造方法によれば、ソース、ドレインの
コンタクト部およびゲート電極はマスク合せの誤
差、窓明けの寸法バラツキ等に影響されず、セル
フアラインで形成でき、必要最小寸法の大きさに
することができるようになつた。また多結晶硅素
膜３６よりなるゲート電極巾を形成後フイールド
酸化膜２７を形成するので、従来法のようにソー
スおよびドレイン巾以上に広く、第２図６′に示
すゲート電極を形成する必要がなくゲート電極の
幅をｌに示すごとく小さくすることが可能とな
る。すなわち、第１図ではフイールド酸化膜を形
成後ゲート電極を形成していたため、このゲート
電極をマスクとしてのソース、ドレインの形成を
考慮し６′の部分の形成を必要とした。さらに、
ゲート電極のコンタクト部分形成のために従来の
ごとく多結晶硅素膜６の一部をフイールド酸化膜
２上まで延長する必要がなくなつた。したがつて
薄い金属配線層でもたとえば多結晶硅素膜３４の
端部での断線が生じなくなつた。
コンタクト部およびゲート電極はマスク合せの誤
差、窓明けの寸法バラツキ等に影響されず、セル
フアラインで形成でき、必要最小寸法の大きさに
することができるようになつた。また多結晶硅素
膜３６よりなるゲート電極巾を形成後フイールド
酸化膜２７を形成するので、従来法のようにソー
スおよびドレイン巾以上に広く、第２図６′に示
すゲート電極を形成する必要がなくゲート電極の
幅をｌに示すごとく小さくすることが可能とな
る。すなわち、第１図ではフイールド酸化膜を形
成後ゲート電極を形成していたため、このゲート
電極をマスクとしてのソース、ドレインの形成を
考慮し６′の部分の形成を必要とした。さらに、
ゲート電極のコンタクト部分形成のために従来の
ごとく多結晶硅素膜６の一部をフイールド酸化膜
２上まで延長する必要がなくなつた。したがつて
薄い金属配線層でもたとえば多結晶硅素膜３４の
端部での断線が生じなくなつた。
以上述べてきたように、本発明によりソース、
ドレインおよびゲート電極のコンタクト部が小さ
くなつたことによる高密度化が可能になつた。高
密度化に対する一例は第２図と第４図について同
一寸法基準で、例えば６μ、すなわちコンタクト
ホール寸法６μ×６μ、Al配線巾６μで設計し
た場合の面積を比較すれば1638μ２から432μ２
と面積比で約26％となり、本発明は集積回路の高
密度化に寄与するものである。
ドレインおよびゲート電極のコンタクト部が小さ
くなつたことによる高密度化が可能になつた。高
密度化に対する一例は第２図と第４図について同
一寸法基準で、例えば６μ、すなわちコンタクト
ホール寸法６μ×６μ、Al配線巾６μで設計し
た場合の面積を比較すれば1638μ２から432μ２
と面積比で約26％となり、本発明は集積回路の高
密度化に寄与するものである。
第１図はａ〜ｇは従来のMOSトランジスタの
製造工程図、第２図ａは第１図の方法により作成
されたMOSトランジスタの上面概略図、ｂ，ｃ
はａのＢ−B′，Ｃ−C′線断面図である。第３図
ａ〜ｇは本発明の一実施例によるMOSトランジ
スタの製造工程図、第４図ａは同トランジスタの
上面概略図、ｂ，ｃは同ａのＢ−B′，Ｃ−C′線
断面図である。 ２１……ｐ型シリコン半導基板、２２，２２′
……第１の絶縁層、２４，３３，３４，３５……
多結晶硅素膜、２５，２６，３０，３１，３２…
…耐酸化性膜、２７……フイルド部の酸化硅素
膜、３９，４０……酸化硅素膜、３７，３８……
ｎ型不純物層、４１，４２，４３……金属配線
層。
製造工程図、第２図ａは第１図の方法により作成
されたMOSトランジスタの上面概略図、ｂ，ｃ
はａのＢ−B′，Ｃ−C′線断面図である。第３図
ａ〜ｇは本発明の一実施例によるMOSトランジ
スタの製造工程図、第４図ａは同トランジスタの
上面概略図、ｂ，ｃは同ａのＢ−B′，Ｃ−C′線
断面図である。 ２１……ｐ型シリコン半導基板、２２，２２′
……第１の絶縁層、２４，３３，３４，３５……
多結晶硅素膜、２５，２６，３０，３１，３２…
…耐酸化性膜、２７……フイルド部の酸化硅素
膜、３９，４０……酸化硅素膜、３７，３８……
ｎ型不純物層、４１，４２，４３……金属配線
層。
Claims (1)
- １ 一導電型半導体基板の一主面上にゲート絶縁
層を形成した後、ソースおよびドレインのコンタ
クト領域の前記ゲート絶縁層を除去する工程と、
全面に多結晶硅素膜と耐酸化性膜の２層膜を形成
する工程と、前記２層膜を選択的に除去して前記
多結晶硅素膜よりなるゲート電極の幅を規定した
のち、前記耐酸化性膜をマスクとして、前記半導
体基板上および前記多結晶硅素膜の側壁に二酸化
硅素膜を形成して、フイールド酸化膜を形成する
工程と、前記２層膜と該２層膜の下に位置するゲ
ート絶縁層よりなる３層膜を選択的に除去して、
前記半導体基板を露出させる工程と、前記３層膜
をマスクとして、イオン注入法により前記基板と
反対導電型の不純物を注入し、ソース・ドレイン
領域を形成する工程と、残された前記耐酸化性膜
を酸化マスクとして用い、前記ソース・ドレイン
領域上および前記多結晶硅素膜の露出した側壁に
熱酸化硅素膜を形成する工程と、前記耐酸化性膜
を選択的に除去し、前記ゲート電極およびソー
ス・ドレインコンタクト領域上の多結晶硅素膜を
露出する工程と、前記多結晶硅素膜上に配線層を
形成する工程とを含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7057276A JPS52153383A (en) | 1976-06-15 | 1976-06-15 | Preparation of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7057276A JPS52153383A (en) | 1976-06-15 | 1976-06-15 | Preparation of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52153383A JPS52153383A (en) | 1977-12-20 |
| JPS6237541B2 true JPS6237541B2 (ja) | 1987-08-13 |
Family
ID=13435392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7057276A Granted JPS52153383A (en) | 1976-06-15 | 1976-06-15 | Preparation of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS52153383A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03296018A (ja) * | 1990-04-16 | 1991-12-26 | Matsushita Electric Ind Co Ltd | 液晶ディスプレイ装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4231051A (en) * | 1978-06-06 | 1980-10-28 | Rockwell International Corporation | Process for producing minimal geometry devices for VSLI applications utilizing self-aligned gates and self-aligned contacts, and resultant structures |
| JPS5561037A (en) * | 1978-10-31 | 1980-05-08 | Toshiba Corp | Preparation of semiconductor device |
-
1976
- 1976-06-15 JP JP7057276A patent/JPS52153383A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03296018A (ja) * | 1990-04-16 | 1991-12-26 | Matsushita Electric Ind Co Ltd | 液晶ディスプレイ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52153383A (en) | 1977-12-20 |
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