JPH0136257B2 - - Google Patents
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- JPH0136257B2 JPH0136257B2 JP1274381A JP1274381A JPH0136257B2 JP H0136257 B2 JPH0136257 B2 JP H0136257B2 JP 1274381 A JP1274381 A JP 1274381A JP 1274381 A JP1274381 A JP 1274381A JP H0136257 B2 JPH0136257 B2 JP H0136257B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特にバ
イポーラ型半導体装置の製造方法の改良に係る。
イポーラ型半導体装置の製造方法の改良に係る。
現在、IC、LSI等において高集積化、高速化の
要求は非常に大きく、バイポーラ分野に於いても
近年その成長は目ざましい。従来よりバイポーラ
型IC、LSIを高集積化する手段として、セルフア
ライン方式が知られている。また、高速化に関し
ては、エミツタサイズおよびベース領域を小さく
して、寄生容量を小さくすることにより達成する
方法や、外部ベース抵抗を小さくすることにより
スイツチング速度を速くする方法が知られてい
る。
要求は非常に大きく、バイポーラ分野に於いても
近年その成長は目ざましい。従来よりバイポーラ
型IC、LSIを高集積化する手段として、セルフア
ライン方式が知られている。また、高速化に関し
ては、エミツタサイズおよびベース領域を小さく
して、寄生容量を小さくすることにより達成する
方法や、外部ベース抵抗を小さくすることにより
スイツチング速度を速くする方法が知られてい
る。
しかし、従来では、エミツタサイズおよびベー
ス領域はマスク寸法およびアライナー精度等の外
的要因で決まつており微細化の手段は困難であつ
た。また、外部ベース抵抗もエミツタと外部ベー
ス領域との合わせ余裕で決まつていた為小さくす
ることが困難であつた。
ス領域はマスク寸法およびアライナー精度等の外
的要因で決まつており微細化の手段は困難であつ
た。また、外部ベース抵抗もエミツタと外部ベー
ス領域との合わせ余裕で決まつていた為小さくす
ることが困難であつた。
本発明は、上記の如き欠点に鑑み、エミツタサ
イズ及びベース領域を小さくし、さらにエミツタ
と外部ベースをセルフアラインで形成することに
より高集積、高速度のバイポーラ型半導体装置等
の半導体装置を製造し得る方法を提供することを
目的とするものである。
イズ及びベース領域を小さくし、さらにエミツタ
と外部ベースをセルフアラインで形成することに
より高集積、高速度のバイポーラ型半導体装置等
の半導体装置を製造し得る方法を提供することを
目的とするものである。
すなわち、本発明は第１導電型の半導体基体上
に絶縁膜を形成する工程と、この絶縁膜を選択的
にエツチング除去して開孔部を形成した後、該開
孔部を通して半導体基体に第２導電型の不純物を
ドーピングして第２導電型の不純物領域を形成す
る工程と、前記開孔部を含む絶縁膜上に第２導電
型不純物添加多結晶シリコン膜及び誘電体膜を順
次堆積する工程と、この誘電体膜を前記開孔部に
位置する多結晶シリコン膜の凹部内周縁に残存す
るようにエツチング除去する工程と、前記多結晶
シリコン膜の凹部底部に耐酸化性被膜を選択的に
形成する工程と、この耐酸化性被膜をマスクとし
て熱酸化処理を施し、露出する多結晶シリコン膜
表面に酸化膜を形成する工程と、この酸化膜及び
残存誘電体膜をマスクとして前記耐酸化性被膜を
除去し、更にその下の多結晶シリコン膜部分を除
去して開口窓を形成すると共に、前記半導体基体
の第２導電型不純物領域の一部を露出する工程
と、熱酸化処理を施して前記開口窓内周面に露出
した多結晶シリコン部分及び露出した半導体基体
表面に酸化膜を形成する工程と、前記半導体基体
表面の酸化膜をエツチング除去した後、前記多結
晶シリコン膜表面及び開口窓内周面の酸化膜をマ
スクとして第１導電型の不純物を半導体基体の第
２導電型不純物領域内にドーピングする工程とを
具備したことを特徴とするものである。
に絶縁膜を形成する工程と、この絶縁膜を選択的
にエツチング除去して開孔部を形成した後、該開
孔部を通して半導体基体に第２導電型の不純物を
ドーピングして第２導電型の不純物領域を形成す
る工程と、前記開孔部を含む絶縁膜上に第２導電
型不純物添加多結晶シリコン膜及び誘電体膜を順
次堆積する工程と、この誘電体膜を前記開孔部に
位置する多結晶シリコン膜の凹部内周縁に残存す
るようにエツチング除去する工程と、前記多結晶
シリコン膜の凹部底部に耐酸化性被膜を選択的に
形成する工程と、この耐酸化性被膜をマスクとし
て熱酸化処理を施し、露出する多結晶シリコン膜
表面に酸化膜を形成する工程と、この酸化膜及び
残存誘電体膜をマスクとして前記耐酸化性被膜を
除去し、更にその下の多結晶シリコン膜部分を除
去して開口窓を形成すると共に、前記半導体基体
の第２導電型不純物領域の一部を露出する工程
と、熱酸化処理を施して前記開口窓内周面に露出
した多結晶シリコン部分及び露出した半導体基体
表面に酸化膜を形成する工程と、前記半導体基体
表面の酸化膜をエツチング除去した後、前記多結
晶シリコン膜表面及び開口窓内周面の酸化膜をマ
スクとして第１導電型の不純物を半導体基体の第
２導電型不純物領域内にドーピングする工程とを
具備したことを特徴とするものである。
本発明に用いる第１導電型の半導体基体として
は、例えば第１導電型の半導体基板、或いは半導
体基板上もしくは絶縁基板上に形成された第１導
電型の半導体層等を挙げることができる。
は、例えば第１導電型の半導体基板、或いは半導
体基板上もしくは絶縁基板上に形成された第１導
電型の半導体層等を挙げることができる。
本発明における絶縁膜としては、例えば熱酸化
膜、CVD―SiO2膜等を挙げることができる。こ
の絶縁膜に形成される開孔部は第１導電型の半導
体基体に第２導電型不純物領域を形成するための
窓として作用する。
膜、CVD―SiO2膜等を挙げることができる。こ
の絶縁膜に形成される開孔部は第１導電型の半導
体基体に第２導電型不純物領域を形成するための
窓として作用する。
本発明における第２導電型不純物添加多結晶シ
リコン膜はその表面に選択的に形成された酸化膜
及び残存誘電体膜をマスクとしたエツチング除去
後において開孔部から露出した第２導電型不純物
領域の絶縁膜周辺部分に形成されることから、同
周辺部分の第２導電型不純物領域に第２導電型の
高濃度領域を形成するための拡散源として作用す
る。
リコン膜はその表面に選択的に形成された酸化膜
及び残存誘電体膜をマスクとしたエツチング除去
後において開孔部から露出した第２導電型不純物
領域の絶縁膜周辺部分に形成されることから、同
周辺部分の第２導電型不純物領域に第２導電型の
高濃度領域を形成するための拡散源として作用す
る。
本発明における誘電体膜は多結晶シリコン膜の
エツチングマスクとして作用するもので、例えば
CVD―SiO2膜、燐添加ガラス膜（PSG膜）、砒素
添加ガラス膜（ASSG膜）、ボロン添加ガラス膜
（BSG膜）等を挙げることができる。
エツチングマスクとして作用するもので、例えば
CVD―SiO2膜、燐添加ガラス膜（PSG膜）、砒素
添加ガラス膜（ASSG膜）、ボロン添加ガラス膜
（BSG膜）等を挙げることができる。
本発明において、誘電体膜を開孔部に位置する
多結晶シリコン膜の凹部内周縁に残存させる手段
としては、例えば反応性イオンエツチング、スパ
ツタエツチング、イオンビームエツチングなどの
異方性エツチングにより該誘電体膜の膜厚分を除
去する方法を採用し得る。こうした異方性エツチ
ングにおいて、多結晶シリコン膜の凹部内周縁、
つまり段差部には誘電体膜が他の部分より半導体
基体に対して垂直方向に厚く堆積され、かつ異方
性エツチングは誘電体膜の表面より下方に向つて
のみエツチングが進行するため、その膜厚分を除
去することによつて上述の如く多結晶シリコン膜
の凹部内周縁に誘電体膜の膜厚に応じた幅の環状
の残存誘電体膜が形成される。
多結晶シリコン膜の凹部内周縁に残存させる手段
としては、例えば反応性イオンエツチング、スパ
ツタエツチング、イオンビームエツチングなどの
異方性エツチングにより該誘電体膜の膜厚分を除
去する方法を採用し得る。こうした異方性エツチ
ングにおいて、多結晶シリコン膜の凹部内周縁、
つまり段差部には誘電体膜が他の部分より半導体
基体に対して垂直方向に厚く堆積され、かつ異方
性エツチングは誘電体膜の表面より下方に向つて
のみエツチングが進行するため、その膜厚分を除
去することによつて上述の如く多結晶シリコン膜
の凹部内周縁に誘電体膜の膜厚に応じた幅の環状
の残存誘電体膜が形成される。
本発明において、多結晶シリコン膜の凹部底部
に耐酸化性被膜を選択的に形成する手段として
は、以下に挙げる方法を採用し得る。
に耐酸化性被膜を選択的に形成する手段として
は、以下に挙げる方法を採用し得る。
多結晶シリコン膜上に、耐酸化性被膜を該多
結晶シリコン膜の凹部内周縁に残存した環状の
誘電体膜の最小距離の1/2以上の厚さで堆積す
る。こうすることにより耐酸化性被膜は凹部内
周縁の底部付近で他の部分に比べて厚く堆積さ
れる。しかる後、該耐酸化性被膜をその堆積膜
厚分エツチング除去することにより、多結晶シ
リコン膜の凹部底部に耐酸化性被膜を選択的に
形成する。
結晶シリコン膜の凹部内周縁に残存した環状の
誘電体膜の最小距離の1/2以上の厚さで堆積す
る。こうすることにより耐酸化性被膜は凹部内
周縁の底部付近で他の部分に比べて厚く堆積さ
れる。しかる後、該耐酸化性被膜をその堆積膜
厚分エツチング除去することにより、多結晶シ
リコン膜の凹部底部に耐酸化性被膜を選択的に
形成する。
凹部内周縁に形成された残存誘電体膜を含む
多結晶シリコン膜上に、耐酸化性被膜を堆積
し、更に該凹部に位置する耐酸化性被膜の凹所
の幅の最小距離の1/2以上の厚さで高分子誘電
体膜（例えばフオトレジスト膜等）を塗布す
る。こうした塗布により高分子誘電体膜は耐酸
化性被膜の凹所の底部付近で他の部分に比べて
厚く被覆される。しかる後、高分子誘電体膜を
前記凹所底部に残るように除去し、ひきつづき
残存高分子誘電体膜をマスクとして前記耐酸化
性被膜をエツチング除去して多結晶シリコン膜
の凹部底部に耐酸化性被膜を選択的に形成す
る。
多結晶シリコン膜上に、耐酸化性被膜を堆積
し、更に該凹部に位置する耐酸化性被膜の凹所
の幅の最小距離の1/2以上の厚さで高分子誘電
体膜（例えばフオトレジスト膜等）を塗布す
る。こうした塗布により高分子誘電体膜は耐酸
化性被膜の凹所の底部付近で他の部分に比べて
厚く被覆される。しかる後、高分子誘電体膜を
前記凹所底部に残るように除去し、ひきつづき
残存高分子誘電体膜をマスクとして前記耐酸化
性被膜をエツチング除去して多結晶シリコン膜
の凹部底部に耐酸化性被膜を選択的に形成す
る。
上記耐酸化性被膜としては、例えばシリコン窒
化膜、アルミナ膜等を挙げることができる。
化膜、アルミナ膜等を挙げることができる。
本発明において、多結晶シリコン膜に開口窓を
形成した後の熱酸化処理では、開口窓から露出し
た半導体基体と該開口窓周面から露出した第２導
電型不純物添加多結晶シリコンとの酸化レートの
差を利用して該多結晶シリコン部分に基体表面よ
り厚い酸化膜を成長させ、その後の酸化膜エツチ
ング時に開口窓内周面を絶縁した状態で基体を露
出できるようにするために行なう。また、同時に
開口窓を有する第２導電型不純物添加多結晶シリ
コン膜から不純物を基体に形成された同導電型の
不純物領域に拡散させて高濃度不純物領域を形成
する役目をする。こうした不純物拡散により、開
口窓に対して第２導電型の高濃度不純物領域をセ
ルフアラインで形成できる。
形成した後の熱酸化処理では、開口窓から露出し
た半導体基体と該開口窓周面から露出した第２導
電型不純物添加多結晶シリコンとの酸化レートの
差を利用して該多結晶シリコン部分に基体表面よ
り厚い酸化膜を成長させ、その後の酸化膜エツチ
ング時に開口窓内周面を絶縁した状態で基体を露
出できるようにするために行なう。また、同時に
開口窓を有する第２導電型不純物添加多結晶シリ
コン膜から不純物を基体に形成された同導電型の
不純物領域に拡散させて高濃度不純物領域を形成
する役目をする。こうした不純物拡散により、開
口窓に対して第２導電型の高濃度不純物領域をセ
ルフアラインで形成できる。
次に、本発明をnpn型バイポーラトランジスタ
の製造に適用した例について第１図ａ〜ｇ或いは
第２図ａ，ｂを参照して説明する。
の製造に適用した例について第１図ａ〜ｇ或いは
第２図ａ，ｂを参照して説明する。
実施例 １
〔〕 まず、ｎ型シリコン基板１を熱酸化処理し
てその主面に厚さ1μｍの熱酸化膜２を成長さ
せた後、該熱酸化膜２のベース形成予定部を写
真蝕刻法により選択エツチングして幅4μｍの
開孔部３を形成した。ひきつづき、ｐ型不純物
であるボロンを開孔部３を通してｎ型シリコン
基板１に熱拡散しｐ型の内部ベース領域４を形
成した後、開孔部３を含む熱酸化膜２上にｐ型
不純物であるボロンが添加された厚さ5000Åの
多結晶シリコン膜５及び厚さ1μｍのCVD―
SiO2膜６を順次堆積した（第１図ａ図示）。
てその主面に厚さ1μｍの熱酸化膜２を成長さ
せた後、該熱酸化膜２のベース形成予定部を写
真蝕刻法により選択エツチングして幅4μｍの
開孔部３を形成した。ひきつづき、ｐ型不純物
であるボロンを開孔部３を通してｎ型シリコン
基板１に熱拡散しｐ型の内部ベース領域４を形
成した後、開孔部３を含む熱酸化膜２上にｐ型
不純物であるボロンが添加された厚さ5000Åの
多結晶シリコン膜５及び厚さ1μｍのCVD―
SiO2膜６を順次堆積した（第１図ａ図示）。
〔〕 次いで、CVD―SiO2膜６を反応性イオン
エツチングによりその膜厚分除去した。この
時、CVD―SiO2膜６は多結晶シリコン膜５の
凹部内周縁７、つまり段差部において他の部分
より基板１に対して垂直方向に厚く堆積され、
かつ反応性イオンエツチングはCVD―SiO2膜
６の表面より下方に向つてのみエツチングが進
行するため、第１図ｂに示す如く多結晶シリコ
ン膜５の凹部内周縁７に環状のCVD―SiO2膜
６′が残存した。
エツチングによりその膜厚分除去した。この
時、CVD―SiO2膜６は多結晶シリコン膜５の
凹部内周縁７、つまり段差部において他の部分
より基板１に対して垂直方向に厚く堆積され、
かつ反応性イオンエツチングはCVD―SiO2膜
６の表面より下方に向つてのみエツチングが進
行するため、第１図ｂに示す如く多結晶シリコ
ン膜５の凹部内周縁７に環状のCVD―SiO2膜
６′が残存した。
〔〕 次いで、耐酸化性被膜であるシリコン窒化
膜８を環状の残存CVD―SiO2膜６′の最小距離
（ｌ）の1/2以上の膜厚で堆積した。これにより
第１図ｃに示す如く凹部付近のシリコン窒化膜
部分の膜厚（t1）と平坦な多結晶シリコン膜５
部分上のシリコン窒化膜部分の膜厚（t2）との
関係はt1＞t2となる。つづいて、平坦なシリコ
ン窒化膜８部分の膜厚（t2）分をエツチング除
去して環状の残存CVD―SiO2膜６′が存在する
凹部底部にシリコン窒化膜８′を残存させた後、
該残存シリコン窒化膜８′を耐酸化性マスクと
して熱酸化処理を施した。この時、第１図ｄに
示すように露出する多結晶シリコン膜５表面に
酸化膜９が形成された。
膜８を環状の残存CVD―SiO2膜６′の最小距離
（ｌ）の1/2以上の膜厚で堆積した。これにより
第１図ｃに示す如く凹部付近のシリコン窒化膜
部分の膜厚（t1）と平坦な多結晶シリコン膜５
部分上のシリコン窒化膜部分の膜厚（t2）との
関係はt1＞t2となる。つづいて、平坦なシリコ
ン窒化膜８部分の膜厚（t2）分をエツチング除
去して環状の残存CVD―SiO2膜６′が存在する
凹部底部にシリコン窒化膜８′を残存させた後、
該残存シリコン窒化膜８′を耐酸化性マスクと
して熱酸化処理を施した。この時、第１図ｄに
示すように露出する多結晶シリコン膜５表面に
酸化膜９が形成された。
〔〕 次いで、残存CVD―SiO2膜６′及び酸化膜
９をマスクとして凹部底部の残存シリコン窒化
膜８′をエツチング除去し、更に同シリコン窒
化膜８′下の多結晶シリコン膜５部分をエツチ
ング除去した。この時、環状の残存CVD―
SiO2膜６′に対してセルフアラインで開口窓１
０が形成されると共に、基板１に形成されたｐ
型内部ベース領域４の一部が露出された（第１
図ｅ図示）。つづいて、熱酸化処理を施した。
この時、開口窓１０内周面に露出したボロン添
加多結晶シリコンと同開口窓１０から露出した
基板１との酸化レートの差異により開口窓１０
内周面に厚い酸化膜１１1が、露出する基板１
部分に薄い酸化膜１１2が、形成された。同時
に、開口窓１０が形成され、開孔部３内に存在
するボロン添加多結晶シリコン膜５部分からボ
ロンが開孔部３の基板１に形成された内部ベー
ス領域４周辺に拡散され高濃度のp+型外部ベ
ース領域１２が形成された（第１図ｆ図示）。
これにより、ボロン添加多結晶シリコン膜５は
p+型外部ベース領域１２と良好にコンタクト
され、ベース取出し電極として機能する。な
お、上記ボロン添加多結晶シリコン膜５からの
ボロン拡散は熱酸化工程で同時に行なわずに別
の熱処理により行なつてもよい。
９をマスクとして凹部底部の残存シリコン窒化
膜８′をエツチング除去し、更に同シリコン窒
化膜８′下の多結晶シリコン膜５部分をエツチ
ング除去した。この時、環状の残存CVD―
SiO2膜６′に対してセルフアラインで開口窓１
０が形成されると共に、基板１に形成されたｐ
型内部ベース領域４の一部が露出された（第１
図ｅ図示）。つづいて、熱酸化処理を施した。
この時、開口窓１０内周面に露出したボロン添
加多結晶シリコンと同開口窓１０から露出した
基板１との酸化レートの差異により開口窓１０
内周面に厚い酸化膜１１1が、露出する基板１
部分に薄い酸化膜１１2が、形成された。同時
に、開口窓１０が形成され、開孔部３内に存在
するボロン添加多結晶シリコン膜５部分からボ
ロンが開孔部３の基板１に形成された内部ベー
ス領域４周辺に拡散され高濃度のp+型外部ベ
ース領域１２が形成された（第１図ｆ図示）。
これにより、ボロン添加多結晶シリコン膜５は
p+型外部ベース領域１２と良好にコンタクト
され、ベース取出し電極として機能する。な
お、上記ボロン添加多結晶シリコン膜５からの
ボロン拡散は熱酸化工程で同時に行なわずに別
の熱処理により行なつてもよい。
〔〕 次いで、基板１上の薄い酸化膜１１2をそ
の膜厚分だけエツチング除去してｐ型内部ベー
ス領域４を露出させた後、残存CVD―SiO2膜
６′及び酸化膜１１1をマスクとしてｎ型不純物
である砒素を熱拡散してｐ型内部ベース領域４
内にn+型エミツタ領域１３を形成した。つづ
いて平坦な多結晶シリコン膜５部分上の酸化膜
９にコンタクトホールを開孔した後、全面に
Al膜を真空蒸着し、パターニングしてエミツ
タ領域１３に接続され、かつ多結晶シリコン膜
５に対し残存CVD―SiO2膜６′及び酸化膜９，
１１1で絶縁されたエミツタ取出しAl電極１
４、並びにコンタクトホールを介して多結晶シ
リコン膜５に接続したベース取出しAl電極１
５を形成してnpn型バイポーラトランジスタを
製造した（第１図ｇ図示）。
の膜厚分だけエツチング除去してｐ型内部ベー
ス領域４を露出させた後、残存CVD―SiO2膜
６′及び酸化膜１１1をマスクとしてｎ型不純物
である砒素を熱拡散してｐ型内部ベース領域４
内にn+型エミツタ領域１３を形成した。つづ
いて平坦な多結晶シリコン膜５部分上の酸化膜
９にコンタクトホールを開孔した後、全面に
Al膜を真空蒸着し、パターニングしてエミツ
タ領域１３に接続され、かつ多結晶シリコン膜
５に対し残存CVD―SiO2膜６′及び酸化膜９，
１１1で絶縁されたエミツタ取出しAl電極１
４、並びにコンタクトホールを介して多結晶シ
リコン膜５に接続したベース取出しAl電極１
５を形成してnpn型バイポーラトランジスタを
製造した（第１図ｇ図示）。
しかして、上述した実施例１によれば、熱酸化
膜２の開孔部３の形成以降は写真蝕刻法を行なわ
ずに、つまりマスク合せを行なわずにベース領域
及びエミツタ領域を形成でき、かつ内部ベース領
域４は開孔部３の寸法で、エミツタ領域１３はボ
ロン添加多結晶シリコン膜５及びCVD―SiO2膜
６の膜厚で決定できると共に外部ベース領域１２
とエミツタ領域１３とをセルフアラインで形成で
きる。例えば、既述の如く熱酸化膜２の開孔部３
の幅を4μｍ、ボロン添加多結晶シリコン膜５、
CVD―SiO2膜６の膜厚を夫々5000Å、1μｍとし
て概算すると、ベース領域の幅は4μｍ、エミツ
タ領域１３の幅は4μｍ−0.5μｍ×２−1μｍ×２＝
1μｍと極めて微細になる。したがつて、エミツ
タ領域及びベース領域を小さくできることにより
集積度の向上を達成され、更に外部ベース領域と
エミツタ領域がセルフアラインで形成できること
により、外部ベース抵抗と寄生容量が減少し、ス
イツチング速度が向上されたnpn型バイポーラト
ランジスタを得ることができる。
膜２の開孔部３の形成以降は写真蝕刻法を行なわ
ずに、つまりマスク合せを行なわずにベース領域
及びエミツタ領域を形成でき、かつ内部ベース領
域４は開孔部３の寸法で、エミツタ領域１３はボ
ロン添加多結晶シリコン膜５及びCVD―SiO2膜
６の膜厚で決定できると共に外部ベース領域１２
とエミツタ領域１３とをセルフアラインで形成で
きる。例えば、既述の如く熱酸化膜２の開孔部３
の幅を4μｍ、ボロン添加多結晶シリコン膜５、
CVD―SiO2膜６の膜厚を夫々5000Å、1μｍとし
て概算すると、ベース領域の幅は4μｍ、エミツ
タ領域１３の幅は4μｍ−0.5μｍ×２−1μｍ×２＝
1μｍと極めて微細になる。したがつて、エミツ
タ領域及びベース領域を小さくできることにより
集積度の向上を達成され、更に外部ベース領域と
エミツタ領域がセルフアラインで形成できること
により、外部ベース抵抗と寄生容量が減少し、ス
イツチング速度が向上されたnpn型バイポーラト
ランジスタを得ることができる。
実施例 ２
前記実施例１の〔〕、〔〕工程と同様な方法
で多結晶シリコン膜５の凹部内周縁７に環状の
CVD―SiO2膜６′を残在させた後、厚さ1000Åの
シリコン窒化膜１６を堆積し、更に凹部に位置す
るシリコン窒化膜１６の凹所１７の幅の最小距離
の1/2以上の厚さでレジスト膜１８を塗布した。
この時、第２図ａに示す如くレジスト膜１８は凹
所１７付近で他の部分より厚く塗布される。つづ
いて、紫外線をその光量が平坦なレジスト膜１８
部分の厚さ分だけ除去できるように制御して照射
し、現像処理して前記凹所１７内のみにレジスト
膜１８′を残存させた後、該残存レジスト膜１
８′をマスクとしてシリコン窒化膜１６をエツチ
ング除去して残存CVD―SiO2膜６′で囲まれた凹
部底部にシリコン窒化膜１６′を残存させた（第
２図ｂ図示）。次いで、残存レジスト膜１８′を除
去した後、前記実施例１〔〕工程後半以降に従
つて処理することにより前記実施例１と同様な
npn型バイポーラトランジスタを得るとができ
た。
で多結晶シリコン膜５の凹部内周縁７に環状の
CVD―SiO2膜６′を残在させた後、厚さ1000Åの
シリコン窒化膜１６を堆積し、更に凹部に位置す
るシリコン窒化膜１６の凹所１７の幅の最小距離
の1/2以上の厚さでレジスト膜１８を塗布した。
この時、第２図ａに示す如くレジスト膜１８は凹
所１７付近で他の部分より厚く塗布される。つづ
いて、紫外線をその光量が平坦なレジスト膜１８
部分の厚さ分だけ除去できるように制御して照射
し、現像処理して前記凹所１７内のみにレジスト
膜１８′を残存させた後、該残存レジスト膜１
８′をマスクとしてシリコン窒化膜１６をエツチ
ング除去して残存CVD―SiO2膜６′で囲まれた凹
部底部にシリコン窒化膜１６′を残存させた（第
２図ｂ図示）。次いで、残存レジスト膜１８′を除
去した後、前記実施例１〔〕工程後半以降に従
つて処理することにより前記実施例１と同様な
npn型バイポーラトランジスタを得るとができ
た。
以上詳述した如く、本発明によればエミツタ寸
法及びベース領域を小さくでき、かつエミツタ領
域と外部ベース領域をセルフアラインで形成でき
ることにより高集積度で高速度のバイポーラ型半
導体装置等の半導体装置を製造し得る方法を提供
できるものである。
法及びベース領域を小さくでき、かつエミツタ領
域と外部ベース領域をセルフアラインで形成でき
ることにより高集積度で高速度のバイポーラ型半
導体装置等の半導体装置を製造し得る方法を提供
できるものである。
第１図ａ〜ｇは本発明の実施例１におけるnpn
型バイポーラトランジスタの製造工程を示す断面
図、第２図ａ，ｂは本発明の実施例２における
npn型バイポーラトランジスタの製造途中工程を
示す断面図である。 １……ｎ型シリコン基板、２……熱酸化膜、３
……開孔部、４……ｐ型内部ベース領域、５……
ボロン添加多結晶シリコン膜、６′……残存CVD
―SiO2膜、８，１６……シリコン窒化膜、８′，
１６′……残存シリコン窒化膜、１０……開口窓、
１２……p+型外部ベース領域、１３……n+型エ
ミツタ領域、１４，１５……Al電極、１８……
フオトレジスト膜。
型バイポーラトランジスタの製造工程を示す断面
図、第２図ａ，ｂは本発明の実施例２における
npn型バイポーラトランジスタの製造途中工程を
示す断面図である。 １……ｎ型シリコン基板、２……熱酸化膜、３
……開孔部、４……ｐ型内部ベース領域、５……
ボロン添加多結晶シリコン膜、６′……残存CVD
―SiO2膜、８，１６……シリコン窒化膜、８′，
１６′……残存シリコン窒化膜、１０……開口窓、
１２……p+型外部ベース領域、１３……n+型エ
ミツタ領域、１４，１５……Al電極、１８……
フオトレジスト膜。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基体上に絶縁膜を形成す
る工程と、この絶縁膜を選択的にエツチング除去
して開孔部を形成した後、該開孔部を通して半導
体基体に第２導電型の不純物をドーピングして第
２導電型の不純物領域を形成する工程と、前記開
孔部を含む絶縁膜上に第２導電型不純物添加多結
晶シリコン膜及び誘電体膜を順次堆積する工程
と、この誘電体膜を前記開孔部に位置する多結晶
シリコン膜の凹部内周縁に残存するようにエツチ
ング除去する工程と、前記多結晶シリコン膜の凹
部底部に耐酸化性被膜を選択的に形成する工程
と、この耐酸化性被膜をマスクとして熱酸化処理
を施し、露出する多結晶シリコン膜表面に酸化膜
を形成する工程と、この酸化膜及び残存誘電体膜
をマスクとして前記耐酸化性被膜を除去し、更に
その下の多結晶シリコン膜を除去して開口窓を形
成すると共に前記半導体基体の第２導電型不純物
領域の一部を露出する工程と、熱酸化処理を施し
て前記開口窓内周面に露出した多結晶シリコン部
分及び露出した半導体基体表面に酸化膜を形成す
る工程と、前記半導体基体表面の酸化膜をエツチ
ング除去した後、前記多結晶シリコン膜表面及び
開口窓内周面の酸化膜をマスクとして第１導電型
の不純物を半導体基体の第２導電型不純物領域内
にドーピングする工程とを具備したことを特徴と
する半導体装置の製造方法。 ２ 誘電体膜を開孔部に位置する第２導電型不純
物添加多結晶シリコン膜の凹部内周縁に残存させ
る工程を、異方性エツチングにより該誘電体膜の
膜厚分を除去することによつて行なうことを特徴
とする特許請求の範囲第１項記載の半導体装置の
製造方法。 ３ 異方性エツチングとして反応性イオンエツチ
ングを用いることを特徴とする特許請求の範囲第
２項記載の半導体装置の製造方法。 ４ 第２導電型不純物添加多結晶シリコン膜の凹
部底部に耐酸化性被膜を選択的に形成する工程
を、多結晶シリコン膜上に耐酸化性被膜を該多結
晶シリコン膜の凹部内周縁に残存した環状の誘電
体膜の最小距離の1/2以上の厚さで堆積させ、該
耐酸化性被膜をその堆積膜厚分エツチング除去す
ることにより行なうことを特徴とする特許請求の
範囲第１項記載の半導体装置の製造方法。 ５ 第２導電型不純物添加多結晶シリコン膜の凹
部底部に耐酸化性被膜を選択的に形成する工程
を、凹部内周縁に形成された残存誘電体膜を含む
多結晶シリコン膜上に耐酸化性被膜を堆積し、更
に該凹部に位置する耐酸化性被膜の凹所の幅の最
小距離の1/2以上の厚きで高分子誘電体膜を塗布
した後、該高分子誘電体膜を前記凹所底部に残る
ように除去し、ひきつづき同高分子誘電体膜をマ
スクとして前記耐酸化性被膜をエツチング除去す
ることによつて行なうことを特徴とする特許請求
の範囲第１項記載の半導体装置の製造方法。 ６ 耐酸化性被膜としてシリコン窒化膜を用いる
ことを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1274381A JPS57128063A (en) | 1981-01-30 | 1981-01-30 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1274381A JPS57128063A (en) | 1981-01-30 | 1981-01-30 | Semiconductor device and manufacture thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57128063A JPS57128063A (en) | 1982-08-09 |
| JPH0136257B2 true JPH0136257B2 (ja) | 1989-07-31 |
Family
ID=11813897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1274381A Granted JPS57128063A (en) | 1981-01-30 | 1981-01-30 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57128063A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60175452A (ja) * | 1984-02-20 | 1985-09-09 | Matsushita Electronics Corp | トランジスタの製造方法 |
| JPS6233457A (ja) * | 1985-08-06 | 1987-02-13 | Nec Corp | 半導体集積回路装置 |
| JP2523877B2 (ja) * | 1989-06-15 | 1996-08-14 | 松下電子工業株式会社 | 半導体装置の製造方法 |
-
1981
- 1981-01-30 JP JP1274381A patent/JPS57128063A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57128063A (en) | 1982-08-09 |
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