JPS6129539B2 - - Google Patents
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- JPS6129539B2 JPS6129539B2 JP54061233A JP6123379A JPS6129539B2 JP S6129539 B2 JPS6129539 B2 JP S6129539B2 JP 54061233 A JP54061233 A JP 54061233A JP 6123379 A JP6123379 A JP 6123379A JP S6129539 B2 JPS6129539 B2 JP S6129539B2
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- region
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
Landscapes
- Engineering & Computer Science (AREA)
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- Local Oxidation Of Silicon (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明はバイポーラ・トランジスタをセルフ・
アライメント方式で形成する半導体装置の製造方
法の改良に関する。
アライメント方式で形成する半導体装置の製造方
法の改良に関する。
Ｖ溝内に絶縁体を設けたいわゆるVIP構造はト
ランジスタ素子間分離を絶縁体で行なうため、寄
生容量を減少せしめてスイツチング速度を向上せ
しめることができ、メモリICの高速化に最も適
したものである。
ランジスタ素子間分離を絶縁体で行なうため、寄
生容量を減少せしめてスイツチング速度を向上せ
しめることができ、メモリICの高速化に最も適
したものである。
この様な構造のバイポーラ・トランジスタを更
に小型化して高集積化せしめるためセルフ・アラ
イメント方式を導入して形成する方法が考案され
公知化されている。
に小型化して高集積化せしめるためセルフ・アラ
イメント方式を導入して形成する方法が考案され
公知化されている。
第１図はこの様なセルフ・アライメント方式で
形成したバイポーラ・トランジスタの一実施例の
要部平面図を示し、１はVIP構造の素子分離層、
２はベース領域、３はエミツタ・コンタクト窓、
４はコレクタ・コンタクト窓をそれぞれ示してお
り、エミツタ領域はエミツタ・コンタクト窓を通
して形成される。
形成したバイポーラ・トランジスタの一実施例の
要部平面図を示し、１はVIP構造の素子分離層、
２はベース領域、３はエミツタ・コンタクト窓、
４はコレクタ・コンタクト窓をそれぞれ示してお
り、エミツタ領域はエミツタ・コンタクト窓を通
して形成される。
ところで、該セルフ・アライメント方式を適用
することはエミツタ・コレクタ短絡を生ずる欠点
があるために、余り実用化されていないのが現状
である。これはVIP構造の素子分離層と素子形成
領域との境界に形成される酸化絶縁膜のバーズ・
ビークが原因となつてエミツタ・コレクタ短絡を
生ずるもので、第２図ａ乃至ｃの工程順図で生成
状況を説明する。
することはエミツタ・コレクタ短絡を生ずる欠点
があるために、余り実用化されていないのが現状
である。これはVIP構造の素子分離層と素子形成
領域との境界に形成される酸化絶縁膜のバーズ・
ビークが原因となつてエミツタ・コレクタ短絡を
生ずるもので、第２図ａ乃至ｃの工程順図で生成
状況を説明する。
同図は第１図のAA′断面を示したもので、先づ
第２図ａに示す様にベース領域２を形成し、次い
でフオトプロセスを用いてエミツタ・コンタクト
窓３の酸化絶縁膜を除去すると、第２図ｂに示す
様にバーズ・ビーク部分５の酸化絶縁膜がオー
バ・エツチングされる。
第２図ａに示す様にベース領域２を形成し、次い
でフオトプロセスを用いてエミツタ・コンタクト
窓３の酸化絶縁膜を除去すると、第２図ｂに示す
様にバーズ・ビーク部分５の酸化絶縁膜がオー
バ・エツチングされる。
これは該バーズ・ビーク部分の酸化絶縁膜は不
純物が多く含まれ、エツチングが速く進行するた
めで、次工程でエミツタ領域６を形成すれば、こ
の部分で第２図ｃに示す様にエミツタ領域６がベ
ース領域２を突き抜けてエミツタ・コレクタ短絡
を起こすのである。
純物が多く含まれ、エツチングが速く進行するた
めで、次工程でエミツタ領域６を形成すれば、こ
の部分で第２図ｃに示す様にエミツタ領域６がベ
ース領域２を突き抜けてエミツタ・コレクタ短絡
を起こすのである。
本発明はこの様なVIP構造のバイポーラ・トラ
ンジスタにセルフ・アライメント方式を適用せし
めて、上記のエミツタ・コレクタ短絡が起らない
様にたやすく形成せしめることを目的とするもの
である。
ンジスタにセルフ・アライメント方式を適用せし
めて、上記のエミツタ・コレクタ短絡が起らない
様にたやすく形成せしめることを目的とするもの
である。
本発明は予め素子分離層形成領域にベース領域
と同一導電型不純物を注入又は拡散し、次いで
VIP構造の素子分離層及び半導体素子を形成する
工程を含むことを特徴とする。
と同一導電型不純物を注入又は拡散し、次いで
VIP構造の素子分離層及び半導体素子を形成する
工程を含むことを特徴とする。
以下、本発明を図面により具体的に説明する。
第３図ａ乃至ｅは工程順断面図で、第３図ａに
示す様にＰ型半導体基板１０上のＮ型エピタキシ
ヤル層１１上面に酸化シリコン（SiO2）膜１２を
生成し、更にその上面に窒化シリコン（Si3N4）膜
１３を被着させて、フオト・プロセスによつて
Si3N4膜１３をパターニングし、素子分離領域上
のSi3N4膜を除去する。図において１４はN+型埋
没層を示している。
示す様にＰ型半導体基板１０上のＮ型エピタキシ
ヤル層１１上面に酸化シリコン（SiO2）膜１２を
生成し、更にその上面に窒化シリコン（Si3N4）膜
１３を被着させて、フオト・プロセスによつて
Si3N4膜１３をパターニングし、素子分離領域上
のSi3N4膜を除去する。図において１４はN+型埋
没層を示している。
次に第３図ｂに示す様に硼素をイオン注入し、
次いで約1000℃の高温度でアニールして１μｍ程
度の深さのＰ型不純物層１５を形成する。そうす
ると高温アニールによつてSi3N4膜パターンの境
界面よりSi3N4膜の下側面にＰ型不純物層１５の
拡散が深さと同程度の距離に横に進行する。
次いで約1000℃の高温度でアニールして１μｍ程
度の深さのＰ型不純物層１５を形成する。そうす
ると高温アニールによつてSi3N4膜パターンの境
界面よりSi3N4膜の下側面にＰ型不純物層１５の
拡散が深さと同程度の距離に横に進行する。
次に第３図ｃに示す様に公知のVIP構造の素子
分離層１６を形成する。即ち素子分離層形成領域
上のSiO2膜を除去し、次いでアルカリ溶液でエ
ツチングしてＶ字溝を形成し、次いで溝内面を酸
化して、更に多結晶シリコンを堆積せしめ、次い
で研磨後に多結晶シリコン表面を酸化してSiO2
膜を形成し、最後にSi3N4膜をエツチング除去す
る。
分離層１６を形成する。即ち素子分離層形成領域
上のSiO2膜を除去し、次いでアルカリ溶液でエ
ツチングしてＶ字溝を形成し、次いで溝内面を酸
化して、更に多結晶シリコンを堆積せしめ、次い
で研磨後に多結晶シリコン表面を酸化してSiO2
膜を形成し、最後にSi3N4膜をエツチング除去す
る。
そして上記のバーズビークは研磨後のSiO2膜
を形成する際に、Si3N4膜の密着性の悪いことが
原因となつて生成される。
を形成する際に、Si3N4膜の密着性の悪いことが
原因となつて生成される。
次に第３図ｄに示す様にフオトレジスト膜１７
をパターニング形成し、ベース窓より硼素をイオ
ン注入する。次いでフオトレジスト膜１７を有機
溶剤で除去して、約1000℃の高温アニールによつ
てベース領域１８を形成する。
をパターニング形成し、ベース窓より硼素をイオ
ン注入する。次いでフオトレジスト膜１７を有機
溶剤で除去して、約1000℃の高温アニールによつ
てベース領域１８を形成する。
次に第３図ｅに示す様にCVD法によつてSiO2
膜を全表面に被着させた後、エミツタ窓を窓あけ
し、燐を拡散してエミツタ領域１９を形成する。
膜を全表面に被着させた後、エミツタ窓を窓あけ
し、燐を拡散してエミツタ領域１９を形成する。
この様にして形成せしめると、初期の工程で
VIP構造の素子分離層の周縁にＰ型不純物層１５
を形成するために、該不純物層がベース領域１８
形成工程では形成されにくい素子分離層の側面部
分のベース領域を補足することになる。従つて次
工程でエミツタ領域１９を形成しても、バーズビ
ークのため従来の様に該部分でエミツタ・コレク
タ短絡を起こすことはなくなる。
VIP構造の素子分離層の周縁にＰ型不純物層１５
を形成するために、該不純物層がベース領域１８
形成工程では形成されにくい素子分離層の側面部
分のベース領域を補足することになる。従つて次
工程でエミツタ領域１９を形成しても、バーズビ
ークのため従来の様に該部分でエミツタ・コレク
タ短絡を起こすことはなくなる。
上記は一実施例であるが、この例の様にＰ型不
純物層の形成をイオン注入法でなく、他の拡散法
によつても形成することができるし、又、PNP型
バイポーラ・トランジスタにも適用することがで
きるものである。
純物層の形成をイオン注入法でなく、他の拡散法
によつても形成することができるし、又、PNP型
バイポーラ・トランジスタにも適用することがで
きるものである。
以上の説明で判るように、本発明は従来はセル
フ・アライメント方式を導入することが難かしか
つたVIP構造を有するバイポーラ・トランジスタ
の集積回路を容易に形成せしめて歩留を向上させ
る効果があり、半導体装置の高集積化に一段と寄
与することができる。
フ・アライメント方式を導入することが難かしか
つたVIP構造を有するバイポーラ・トランジスタ
の集積回路を容易に形成せしめて歩留を向上させ
る効果があり、半導体装置の高集積化に一段と寄
与することができる。
第１図は本発明を適用する半導体装置の平面
図、第２図ａ〜ｃは従来の製造工程順断面図、第
３図ａ〜ｅは本発明の工程順断面図を示す。 図中、１５はベース領域と同一導電型不純物
層、１６はVIP構造の素子分離層である。
図、第２図ａ〜ｃは従来の製造工程順断面図、第
３図ａ〜ｅは本発明の工程順断面図を示す。 図中、１５はベース領域と同一導電型不純物
層、１６はVIP構造の素子分離層である。
Claims (1)
- 【特許請求の範囲】 １ Ｖ溝構造の素子分離層を有する半導体装置を
形成するに際し、 半導体基板上に、酸化膜１２を介して該素子分
離層形成領域を露出せる所定薄膜１３を形成し、 該薄膜１３をマスクにして、該領域のＶ溝が半
導体基板表面に表出する領域よりも大きい領域１
５にベース領域と同一導電型不純物を注入又は拡
散し、 該薄膜１３をマスクにして前記素子分離層を形
成し、 該素子分離層領域の間を露出するマスク膜１７
をマスクにして前記薄膜１３、酸化膜１２を除去
し、 該素子分離層をマスクにしてその領域の間にベ
ース領域を形成し、 さらに該素子分離層をマスクにして該ベース領
域上にエミツタ領域を形成することを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6123379A JPS55153344A (en) | 1979-05-18 | 1979-05-18 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6123379A JPS55153344A (en) | 1979-05-18 | 1979-05-18 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55153344A JPS55153344A (en) | 1980-11-29 |
| JPS6129539B2 true JPS6129539B2 (ja) | 1986-07-07 |
Family
ID=13165292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6123379A Granted JPS55153344A (en) | 1979-05-18 | 1979-05-18 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55153344A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5818962A (ja) * | 1981-07-27 | 1983-02-03 | Toshiba Corp | 半導体装置 |
| JPS5980967A (ja) * | 1982-11-01 | 1984-05-10 | Hitachi Ltd | 半導体装置の製造方法 |
| US4498227A (en) * | 1983-07-05 | 1985-02-12 | Fairchild Camera & Instrument Corporation | Wafer fabrication by implanting through protective layer |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4958792A (ja) * | 1972-10-04 | 1974-06-07 |
-
1979
- 1979-05-18 JP JP6123379A patent/JPS55153344A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4958792A (ja) * | 1972-10-04 | 1974-06-07 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55153344A (en) | 1980-11-29 |
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