KR940009355B1 - 반도체 장치 및 그의 제조방법 - Google Patents

반도체 장치 및 그의 제조방법 Download PDF

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Abstract

내용 없음.

Description

반도체 장치 및 그의 제조방법
제1a도 내지 제1e도는 종래 SOI법을 이용하여 반도체 장치를 제조하는 방법을 나타낸 개략도이다.
제2도는 본 발명의 일 실시예에 의해 제조된 반도체장치를 나타낸 단면도이다.
제3a도 내지 제3f도는 상기 제2도에 도시한 반도체 장치를 제조하기 위한 방법의 일 실시예를 설명하기 위해 도시한 단면도들이다.
본 발명은 반도체 장치 및 그의 제조방법에 관한 것이다. 보다 구체적으로 본 발명은 고집적화가 가능하고 기생용량이 적어서 동작특성에 우수한 반도체 장치 및 그의 제조방법에 관한 것이다.
반도체 집적회로 장치에서 집적도를 높이기 위하여 각종 반도체 소자의 분리방법이 제안되었다. 반도체 산업의 초기에 접합분리 방법이 개발되었으나 이 방법은 기판에 비교적 큰 분리영역을 필요로 한다.
MOS형 반도체의 발달에 따라 반도체 장치의 분리 방법으로서 소위 선택 산화 분리법(Local Oxidation of Silion ; 이하“LOCOS법”이라 한다.)이 개발되어 널리 사용되어 왔다. LOCOS법은 접합용량의 감소, 기생효과의 저감, 셀프 얼라인 공정의 기능 등 많은 이점이 있지만, 버즈비크나 버즈헤드의 문제점이 있고 이에 의해 집적밀도가 제한된다.
보다 높은 집적밀도를 수득하기 위하여, 상기 LOCOS법의 개량방법, 트렌치 소자 격리 기술 또는 선택적 에피텍시얼 실리콘 성장기술 등이 개발되었다. 이러한 분리기술 이외에도, 절연기판 위에 결정 실리콘막을 형성시키는 완전 산화막(Silicon-On-Insulator이하,“SOI”라 한다) 분리방법이 개발되었으며 미래의 소자분리 개념으로 주목을 받고 있다.
SOI법의 예로서는, 비이폴라 트랜지스터의 컬렉터를 완전히 분리하기 위한 유전체 분리법 (Dielectric Isolation)법, 기판 및 절연체로서 사파이어를 사용한 SOS(Silicon-On-Sapphire)법, 실리콘 내로 산소를 주입시켜 SiO2매립층을 형성하는 SIMOX법 (Separation by implanted oxygen), 열산화된 실리콘 웨이퍼상에 증착된 폴리실리콘을 재결정하여 활성화영역을 형성하는 ZMR(Zone-Melting Recrystallization)법, 또는 대량 도핑된 표면층을 갖는 실리콘 기판 상에 에피텍시얼 필름을 증착시켜 수행하는 FIPOS(Full Isonlation By Porous Oxidized Silicon)법 등을 들 수 있다.
상기한 방법 외에도, SOI방법에 의하여 실리콘 아일랜드를 형성하고, 상기 아일랜드에 MOS트랜지스터를 제조하는 방법이 제시되어 있다. (참조문헌 : S.Wolf R.N. Tauber, Silicon Process for the VLSI Era Vol.2, p(1987) ).
제1a도 내지 제1e도는 상기한 종래 SOI법을 이용하여 반도체 장치를 제조하는 방법의 개략도이다.
통상적인 LOCOS법에서와 동일한 방법으로 패드 산화물 및 CVD-질화막층을 형성한다. 다음에, 에칭하여 트렌치를 형성한다.
다음에 제2산화막을 성장시킨 후, 기판 실리콘 측멱에 질화막 스페이서를 형성한다(제1a도).
다음에 트렌치 저면 부위의 상기 얇은 산화막을 에칭하여 제거한 후 상기 실리콘 질화막을 에칭 마스크로서 사용하여 실리콘 기판을 등방성 에칭하여 측벽하부에 언더컷을 형성한다(제1b도).
다음에, 실리콘 아일랜드가 기판으로부터 전기적으로 분리될 때까지 상기한 구조물을 선택 산화한다(제1c도).
다음에 폴리 실리콘 및 CVD 실리콘 산화물로써 트렌치를 충전시킨후 에치 백하여 표면을 평면화시켜서 실리콘 아일랜드와 비활성 영역의 표면을 평탄화 한다(제1d도).
다음에 상기 실리콘 아일랜드 상은 MOS 트랜지스터를 형성시킨다.
상기한 종래 SOI-MOS법에 의하면, 폭이 1.1~1.7㎛인 아일랜드와 1.5㎛의 최소 분리영역을 형성시킬 수 있다.
그렇지만 상기한 방법에 의하면, 반도체 기판 상에 언더컷을 형성시키기 위하여 습식 에칭하게 되기 때문에 공정재현성이나 조업도가 나쁘다. 또한 실리콘 아일래드를 형성시키기 위하여 비교적 두꺼운 산화막을 성장시키게 되며, 이 경우에 실리콘 아일랜드에 기계적인 스트레스가 가해지며, 실리콘 아일랜드 모양에 역삼각 형태로 편평하지 못하기 때문에 동작특성이 열화된다.
따라서, 본 발명의 목적은, 제조공정이 간단하고, 고집적화가 가능하며 동작특성이 우수한 신규한 반도체 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 반도체 장치를 제조하는 방법을 제공하는 것이다.
이하, 본 발명을 상세히 설명한다.
제2도는 본 발명의 일 실시예에 의해 제조된 반도체장치를 나타낸 단도면이다.
본 발명에 따른 반도체 장치는 반도체 기판의 활성영역에 형성된 트렌치, 상기 트렌치의 하부에 형성된 보이드, 상기 트렌치의 상부에 형성된 실리콘 에피텍시얼층 및 에피텍시얼층에 형성된 반도체 소자를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 양태에 의하면, 상기 트렌치 내면에는 절연막이 형성되어 있다. 상기 절연막은 실리콘 열산화막인 것이 바람직하다. 상기 절연막은 상기 트렌치의 상부에는 존재하지 않는 것이 바람직하다. 상기 열산화막은 상기 실리콘 에피텍시얼층의 성장시 윈도우 마스크로서 역할을 한다. 따라서 트렌치 내면 전부가 열산화막으로 도포되어 있으면 본 발명의 에피텍시얼층을 형성시킬 수 없다. 상기 절연막은 상기 트렌치의 저부에서 트렌치 깊이의 50~90% 정도의 높이까지 형성되어 있는 것이 바람직하다.
상기 트렌치 폭이 0.3㎛보다 적으면 상기 에피텍시얼층에 반도체 소자를 형성시키는 것이 곤란하고, 1.0㎛보다 크면, 상기 에피텍시얼층을 성장시키는 것이 곤란하다. 따라서 상기 트렌치 폭은 바람직하게는 0.3~1.0㎛이고, 보다 바람직하게는 0.5~0.7㎛이다.
상기 트렌치의 깊이가 0.3㎛보다 작으면 에피텍시얼 성장을 위한 윈도우를 형성시켜 에피텍시얼층을 형성시키면 보이드가 거의 형성되기가 곤란하고, 1㎛이상이면, 안정한 에피텍시얼층의 형성이 곤란하다. 따라서 상기 트렌치의 깊이는 바람직하게는 0.3~1.0㎛이고, 보다 바람직하게는 0.5~0.7㎛이다.
상기 에피텍시얼층의 두께가 0.5㎛ 이상이면 형성된 보이드가 너무 작고, MOS트랜지스터 동작상 큰 이점이 없으며, 0.2㎛ 이하이면 소자 동작 특성은 우수하나 에피텍시얼층을 형성시키기가 용이하지 않다. 따라서, 상기 에피텍시얼층의 두께는 0.2~0.5㎛, 바람직하게는 0.2~0.3㎛이다.
상기 에피텍시얼층은 반도체 소자를 형성시키기 위하여는 반도체 기판과 마찬가지로 실리콘으로 구성되는 것이 바람직하다. 상기 실리콘 에피텍시얼층은 CVD법에 의해 형성될 수 있다.
상기 에피텍시얼층에 형성될 수 있는 반도체 소자로서는 MOS트랜지스터, 바이폴라형 트랜지스터, 캐피시터 등 임의의 것을 들 수 있다. 특히 MOS트랜지스터를 형성시키는 것이 바람직하다.
본 발명의 바람직한 양태에 의하면, 상기 활성화 영역의 주변에는 반도체 기판(1)상에 형성된 제1절연막 및 제2절연막으로 구성된 반도체 소자 분리영역이 존재한다. 상기 제1절연막은 실리콘열산화막이고, 제2절연막은 실리콘질화막인 것이 바람직하다. 또한 상기 실리콘열산화막의 아래에는 이온주입공정에 의해 주입된 불순물이 형성하는 채널저지층이 형성될 수 있다.
본 발명에 의하면, 반도체 기판의 활성영역에 트렌치를 형성하는 제1공정, 상기 트렌치의 상부 부분에 실리콘 윈도우를 형성하는 제2공정, 상기 실리콘 윈도우에 단결정을 성장시켜 트렌치의 입구를 폐쇄하는 에피텍시얼층을 형성하는 제3공정, 상기 에피텍시얼층에 반도체 소자를 형성하는 제4공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법이 제공된다.
상기 트렌치는 예를 들면, 상기 반도체 기판 상에 제1절연막 및 제2절연막을 형성시킨 후, 상기 제2절연막 상에 레지스트를 도포한 다음 레지스트 패턴을 형성시킨 후, 상기 제2절연막 및 제1절연막을 제거하여 활성화 영역의 개구부를 형성시킨 후, 상기 레지스트를 제거하고, 상기 제2절연막을 에칭용 마스크로 사용하여 실리콘 기판을 에칭하여 형성시킬 수 있다. 상기 제1절연막은 바람직하게는 실리콘 산화막이다. 상기 실리콘 산화막은 예를 들면 O2, O2-H2O, H2O2, H2-O2등의 산화분위기하에서 가열하여 형성시킬 수 있다. 상기 실리콘의 산화막의 두께는 100 ~ 1,000Å인 것이 바람직하다.
상기 제2절연막은 바람직하게는 실리콘 질화막이다. 상기 실리콘 질화막은 예를 들면 SiCI4, SiH2CI2, SiH4와 암모니아와의 반응에 의한 CVD법에 의하여 형성시킬 수 있다.
상기 제2절연막 상에 레지스트를 도포하여 패턴을 형성하는 방법은 통상적인 자외선이나 원자외선을 이용한 포토리토그래피 공정이나 전자빔이나 이온빔을 이용한 리토그래피 공정에 의하여 수행한다.
레지스트 재료는 포자형이나 네가형 등 임의의 것을 사용할 수 있지만 해상도가 좋은 포지형을 사용하는 것이 바람직하다. 현상액은 레지스트 재료의 종류에 따라 다르지만 포지형 레지스트 재료를 사용하는 경우에는 알칼리 수용액을 사용하는 것이 바람직하다.
레지스트막을 에칭용 마스크로서 사용하여 상기 제2절연막 및 제1절연막을 에칭하여 활성화 영역의 개구부를 형성하는 공정은 CF4등의 가스를 이용하여 이방성 드라이에칭법을 사용한다. 이와 같은 이방성 드라이 에칭법으로서는 반응성 스피터에칭이나 반응성 이온빔 에칭법을 사용할 수 있다.
상기 제2절연막을 에칭용 마스크로 사용하여 실리콘 기판을 에칭하여 트렌치를 형성시키는 공정은 상기와 같은 이방성 에칭법에 의하여 수행할 수 있다. 예를 들면 CF4, CF4/O2, CF3/CI 등의 가스를 이용한 반응성 이온 에칭법에 의해 수행할 수 있다.
본 발명의 바람직한 양태에 의하면 상기 제1절연막을 형성시킨 후 채널 저지층 (Channel stop layer)를 형성시키기 위하여 이온 주입공정을 수행한다. 상기한 이온 주입에 의해 반도체 기판의 상부에 채널저지층이 형성된다.
본 발명의 바람직한 양태에 의하면,상기 실리콘 윈도우를 형성하기 전에 상기 트렌치의 내면에 절연막을 형성시킨다. 상기 절연막을 실리콘 열산화막인 것이 바람직하다. 상기 실리콘 열산화막을 상술한 바와 같이 산화 분위기 하에서 가열하여 형성시킬 수 있다.
본 발명의 바람직한 양태에 의하면, 상기 실리콘 윈도우는 트렌치 내벽에 상기한 절연막을 형성시킨 후 상기 절연막의 상부 부분을 제거하여 형성시킨다.
트렌치 상부 부분은 절연막을 예를 들면 트렌치 내에 에칭마스크용 재료를 매립한 후 트렌치 내면을 습식 에칭하여 제거한다. 상기 에칭용 마스크 재료로서는 습식 에칭용 마스크로서 사용할 수 있고, 트렌치로부터 용이하게 제거할 수 있는 한 제한은 없다. 이와 같은 재료로서는 예를 들면, 통상적인 레지스트 재료를 들 수 있다. 트렌치 내면에 습식 에칭한 후에는 트렌치 내에 매립된 에칭 마스크용 재료를 제거한다. 제거방법으로서는 레지스트인 경우에는 용해시켜 제거할 수 있다.
본 발명의 바람직한 양태에 의하면, 상기 트렌치의 내면에 이온주입 공정을 수행하여 트렌치의 측벽에 불순물층을 형성시킨다. 상기 이온을 상술한 바와 같이, 채널 저지층 형성시에 사용한 이온과 동일된 형태의 이온인 것이 바람직하다. 상기 이온주입은 이온주입 각도를 반도체 기판과 경사지게 조절하여 수행할 수 있다.
본 발명의 바람직한 양태에 의하면, 상기 실리콘 에피텍시얼층은 상기 형성된 실리콘 윈도우상에 선택적으로 에피텍시얼 성장시킨다. 상기 에피텍시얼층은 진공 또는 감압하에 바람직하게는 0~100토르에서 형성시키는 것이 바람직하다.
실리콘 소오스로서는 SiH4, SiH2CI2, SiH·CI, 또는 SiCl4등을 들 수 있다. 그 중에서도 SiH2CI2및 HCI와 함께 사용하여 실리콘 에피텍시얼층을 형성시키는 것이 바람직하다.
이하 본 발명은 실시예로써 보다 구체적으로 설명하지만 본 발명은 이에 한정되는 것은 아니다.
제3a도 내지 제3f도는 본 발명의 방법의 일 실시예를 나타내는 개략도이다.
반도체 기판(1)상에 O2분위기하에서 가열하에 두께 200Å의 실리콘산화막(2)을 형성한다.
다음에 채널 저지 이온을 반도체 기판의 전면에 주입하여 다음에 상기 실리콘 산화막(2)상에 질화막(3)을 형성시킨다(제3a도).
다음에, 상기 산화물질(3)상에 포토레지스트(4)를 도포하여 리소그래피 공정에 의해 반도체 활성영역 상의 포토레지스트를 제거한다.
남은 레지스트를 에칭마스크로 사용하여 상기 질화막(3)을 이방성에칭법에 의해 활성화 영역의 개구부(5)를 형성시킨다(제3b도).
다음에, 상기 레지스트(4)를 제거한 후 질화실리콘막(3)을 에칭용 마스크로 사용하여 CF2를 이용한 반응성 이온법에 의해 실리콘 기판을 에칭하여 트렌치(6)를 형성시킨다(제3c도). 상기 트렌치 형성시 선택비를 향상시키기 위하여 상기 질화막(3) 상에 CVD산화막을 추가로 형성시킨 후 상기 개구부 형성 후 트렌치를 형성시킬 수도 있으며, 이때 CVD산화막의 두께는 500~1,000Å정도가 적당하다.
다음에 상기 트렌치 내부를 열산화막(7)을 성장시킨 후 상기 트렌치(6)의 내부의 일부를 레지스트로 충전하여 트렌치의 상부 부분에 상기 실리콘 열산화막(7)의 일부가 노출하도록 한다(제3d도).
다음에, 습식 에칭방법에 의해 상기 트렌치 상부의 산화막을 제거하여 실리콘 기판이 트렌치내에 노출되도록 한 후 레지스트를 제거한다(제3e도).
다음에, 트렌치 내부에서 실리콘이 노출된 부분에만 에피텍시얼층(9)을 성장시켜 트렌치의 양측면에서 성장된 에피텍시얼층을 서로 붙게 한다.
이때 상기 에피텍시얼층의 형성은 850~960℃에서, 50~100토르 하에서 SiH2CI2+H2+HCI계를 사용하여 CVD법에 의해 수행한다.
상기 에피텍시얼층 아래 트렌치내에 보이드(10)가 형성된다(제3f도).
다음에 상기 에피텍시얼층(9)상에 통상적인 방법으로 MOS트랜지스터를 형성시켜 본 발명의 반도체 장치를 수득한다.
본 발명의 반도체장치는 활성화영역의 하부에 형성된 보이드를 포함된다. 상기 보이드는 진공이거나 또는 공기로 충전되어 있다.
진공 혹은 공기의 경우 비유전율은 1.0으로 다른 어떤 물질보다 낮기 때문에 종래의 SOI법을 이용하여 제조된 반도체 장치에 비해 기생용량(ParasiticCapaciter)이 크게 감소되어 동작특성이 우수하다. 뿐만 아니라, 트렌치에 의해 완전한 분리영역을 형성할 수 있기 때문에 고집적화가 가능하다.
또한, 본 발명의 방법에 의하면, 종래의 방법과는 달리 고온 열처리 공정이 없기 때문, 종래의 방법에서와 같이 실리콘 아일랜드에 스트레스가 가해지지 않는다.
또한 종래의 SOI법에 있어서는, 기판 실리콘에 언더컷을 형서시키기 위하여 습식식각을 과다하게 하여야 하기 때문에 공전 재현성 및 조업도가 불량하였지만, 본 발명에서는 이와같은 문제점은 존재하지 않는다.
또한, 종래의 방법에서와 같이, 실리콘 아일랜드를 평탄화하기 위하여 절연체를 증착/에치백하는 공정이 없기 때문에 본 발명은 방법이 단순하여 용이하게 수행할 수 있다.

Claims (20)

  1. 반도체 기판의 활성영역에 형성된 트렌치, 상기 트렌치의 하부에 형성된 보이드, 상기 트렌치의 상부에 형성된 실리콘 에피텍시얼층 및 상기 에피텍시얼층에 형성된 반도체 소자를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 트렌치의 내벽에 절연막이 형성되어 있음을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 절연막이 실리콘 열산화막임을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서, 상기 절연막은 상기 트렌치의 저부에서 트렌치 깊이의 50~90% 정도의 높이까지 형성되어 있음을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 트렌치의 폭이 0.3㎛~1.0㎛이고, 깊이는 0.3~1.0㎛임을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 에피텍시얼층의 두께가 0.2~0.51㎛임을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 에피텍시얼층은 CVD실리콘임을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 활성화 영역 주변의 반도체 기판상태, 제1절연막 및 제2절연막으로 구성된 반도체 소자 분리영역을 더 포함함을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 제1절연막은 실리콘 열산화막이고, 제2절연막은 실리콘 질화막임을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서, 상기 반도체 기판의 상부에 채널 저지층이 형성되어 있음을 특징으로 하는 반도체 장치.
  11. 반도체 기판의 활성영역에 트렌치를 형성하는 제1공정, 상기 트렌치의 상부 부분에 실리콘 윈도우를 형성하는 제2공정, 상기 실리콘 윈도우에 단결정을 성장시켜 트렌치의 입구를 폐쇄하는 에피텍시얼층을 형성하는 제3공정, 상기 에피텍시얼층에 반도체 소자를 형성하는 제4공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제11항에 있어서, 반도체 기판의 활성영역에 트렌치를 형성하는 상기 공정은, 반도체 기판 상에 제1절연막 및 제2절연막을 적층하는 공정, 활성영역 상에 적층되어 있는 상기 제2절연막 및 제1절연막을 제거하여 활성화 영역의 반도체기판을 표면으로 노출시키는 개구부를 형성하는 공정, 및 상기 제2절연막을 에칭용 마스크로 사용하여 반도체 기판을 에칭하는 공정으로 진행됨을 특징으로 하는 방법.
  13. 제12항에 있어서, 상기 제1절연막을 실리콘 열산화막이고, 상기 제2절연막은 실리콘 질화막 임을 특징으로 하는 방법.
  14. 제12항에 있어서, 상기 제1절연막 형성 후, 채널저지층을 형성시키기 위하여, 이온 주입을 수행함을 특징으로 하는 방법.
  15. 제11항에 있어서, 상기 실리콘 윈도우를 형성하기 전에, 상기 트렌치의 내면에 절연막을 형성시킴을 특징으로 하는 방법.
  16. 제12항에 있어서, 상기 제2공정은, 트렌치를 에칭용 마스크 재료로 부분적으로 매립한 후, 상기 에칭용 마스크 재료에 의해 매립되지 않은 절연막을 습식 에칭하여 제거함을 특징으로 하는 방법.
  17. 제16항에 있어서, 상기 에칭용 마스크 재료는 레지스트 재료임을 특징으로 하는 방법.
  18. 제16항에 있어서, 상기 절연막을 제거한 후, 에칭용 마스크 재료를 제거함을 특징으로 하는 방법.
  19. 제11항에 있어서, 상기 에피텍시얼층의 성장은 진공 또는 저압하에서 수행함을 특징으로 하는 방법.
  20. 제19항에 있어서, 상기 에피텍시얼층은 SiH2CI2+H2+HCI계를 이용한 화학 기상증착법에 의해 형성됨을 특징으로 하는 방법.
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