JPH0697400A - Ｓｏｉウェーハ及びその製造方法 - Google Patents
Ｓｏｉウェーハ及びその製造方法Info
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- JPH0697400A JPH0697400A JP31447691A JP31447691A JPH0697400A JP H0697400 A JPH0697400 A JP H0697400A JP 31447691 A JP31447691 A JP 31447691A JP 31447691 A JP31447691 A JP 31447691A JP H0697400 A JPH0697400 A JP H0697400A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76248—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using lateral overgrowth techniques, i.e. ELO techniques
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Abstract
(57)【要約】 （修正有）
【目的】 単結晶半導体基板をもつＳＯＩウェーハ及び
該ＳＯＩの製造方法を提供する。 【構成】 単結晶半導体基板を備えたＳＯＩウェーハ
は、単結晶半導体基板２２に設けられた壁及び底を備え
たトレンチと、基板の表面上及びトレンチの底上に設け
られた第１絶縁体２６，３４と、トレンチの壁上に設け
られた第２絶縁体４６と、基板の前記表面上に設けられ
ており且つトレンチ内に延入している単結晶半導体材料
の層４８とを有しており、該層が基板から絶縁されてい
る。
該ＳＯＩの製造方法を提供する。 【構成】 単結晶半導体基板を備えたＳＯＩウェーハ
は、単結晶半導体基板２２に設けられた壁及び底を備え
たトレンチと、基板の表面上及びトレンチの底上に設け
られた第１絶縁体２６，３４と、トレンチの壁上に設け
られた第２絶縁体４６と、基板の前記表面上に設けられ
ており且つトレンチ内に延入している単結晶半導体材料
の層４８とを有しており、該層が基板から絶縁されてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、広くは半導体及びその
製造方法に関し、より詳しくは、ＳＯＩ（semiconducto
r on insulator）ウェーハ及びその製造方法に関する。
製造方法に関し、より詳しくは、ＳＯＩ（semiconducto
r on insulator）ウェーハ及びその製造方法に関する。
【０００２】
【従来の技術】ＳＯＩ技術は、耐放射線すなわちラドハ
ード（rad-hard) デバイス、高性能高速ＩＣデバイス及
び３−Ｄ集積デバイスを含む多数の適用について広く研
究されている。ＳＯＩ材料の形成についても種々の技術
が研究されており、次のようなものがある。すなわち、 １．シリコン・オン・サファイヤ（エピタキシャル成長
によるもの） ２．シリコン・オン・CaF2又はBaF2（ＭＢＥによるも
の） ３．選択的エピタキシャル側方過大成長によるＳＯＩ
（ＥＬ０−ＳＥＧ） ４．ＳＩＭＯＸ（Siへの高エネルギ酸素注入） ５．ウェーハボンディングによるＳＯＩ ６．再結晶技術 これらの技術のうち、ウェーハボンディングによるＳＯ
Ｓ、ＳＩＭＯＸ及びＳＯＩが、現段階では最も製造に適
した技術である。一般に、ＳＩＭＯＸ法は、高線量且つ
高エネルギのＯ＋イオン注入を必要とする。
ード（rad-hard) デバイス、高性能高速ＩＣデバイス及
び３−Ｄ集積デバイスを含む多数の適用について広く研
究されている。ＳＯＩ材料の形成についても種々の技術
が研究されており、次のようなものがある。すなわち、 １．シリコン・オン・サファイヤ（エピタキシャル成長
によるもの） ２．シリコン・オン・CaF2又はBaF2（ＭＢＥによるも
の） ３．選択的エピタキシャル側方過大成長によるＳＯＩ
（ＥＬ０−ＳＥＧ） ４．ＳＩＭＯＸ（Siへの高エネルギ酸素注入） ５．ウェーハボンディングによるＳＯＩ ６．再結晶技術 これらの技術のうち、ウェーハボンディングによるＳＯ
Ｓ、ＳＩＭＯＸ及びＳＯＩが、現段階では最も製造に適
した技術である。一般に、ＳＩＭＯＸ法は、高線量且つ
高エネルギのＯ＋イオン注入を必要とする。
【０００３】ＳＩＭＯＸ材料の品質の最適化には、イオ
ン注入及びその後のアニーリング条件に対する特別な注
意が必要である。ＳＩＭＯＸウェーハ上に形成される単
結晶シリコン層はかなり薄いものである（例えば、数千
オングストローム以下）。能動デバイスにおける欠陥の
数を低減させるため、或る場合には、ＳＩＭＯＸ材料の
上面上にエピタキシャルシリコンの層を蒸着させ、欠陥
のあるシリコン／二酸化ケイ素の界面から離れたところ
でデバイスを製造する必要がある。
ン注入及びその後のアニーリング条件に対する特別な注
意が必要である。ＳＩＭＯＸウェーハ上に形成される単
結晶シリコン層はかなり薄いものである（例えば、数千
オングストローム以下）。能動デバイスにおける欠陥の
数を低減させるため、或る場合には、ＳＩＭＯＸ材料の
上面上にエピタキシャルシリコンの層を蒸着させ、欠陥
のあるシリコン／二酸化ケイ素の界面から離れたところ
でデバイスを製造する必要がある。
【０００４】ウェーハボンディング技術は、アニーリン
グ、機械的プレッシング及びアニーリング、又は電界プ
レッシング及びアニーリング等の種々のボンディング方
法を用いている。熱二酸化ケイ素及びドープト酸化物等
の種々の中間層絶縁体が使用されている。一般的なウェ
ーハボンディング法は、非常に平らで欠陥のない表面を
要するファンデルワールス力に基づいている。２つのシ
リコンウェーハを一体にボンディングする場合に、ウェ
ーハを薄くしてＳＯＩ層を形成するのに種々の方法を用
いることができる。
グ、機械的プレッシング及びアニーリング、又は電界プ
レッシング及びアニーリング等の種々のボンディング方
法を用いている。熱二酸化ケイ素及びドープト酸化物等
の種々の中間層絶縁体が使用されている。一般的なウェ
ーハボンディング法は、非常に平らで欠陥のない表面を
要するファンデルワールス力に基づいている。２つのシ
リコンウェーハを一体にボンディングする場合に、ウェ
ーハを薄くしてＳＯＩ層を形成するのに種々の方法を用
いることができる。
【０００５】ＥＬＯ−ＳＥＧ（epitaxial lateral over
growth-selective epitaxial growth 、エピタキシャル
側方過大成長−選択的エピタキシャル成長）によるＳＯ
Ｉ材料の製造は、シード孔の選択的エピタキシャル充填
（selective epitaxial filling)と、パターン形成され
た酸化物上に薄いｅｐｉを形成するため、引続き行われ
る側方エピタキシャル成長とに基づいている。元の酸化
物層は、ＳＥＧ及びその後の側方過大成長のためにパタ
ーン形成される。ｅｐｉ材料の品質（及び製造コスト）
と、ｅｐｉと半導体基板との間の電気的絶縁体の量との
間には、兼ね合いがある。
growth-selective epitaxial growth 、エピタキシャル
側方過大成長−選択的エピタキシャル成長）によるＳＯ
Ｉ材料の製造は、シード孔の選択的エピタキシャル充填
（selective epitaxial filling)と、パターン形成され
た酸化物上に薄いｅｐｉを形成するため、引続き行われ
る側方エピタキシャル成長とに基づいている。元の酸化
物層は、ＳＥＧ及びその後の側方過大成長のためにパタ
ーン形成される。ｅｐｉ材料の品質（及び製造コスト）
と、ｅｐｉと半導体基板との間の電気的絶縁体の量との
間には、兼ね合いがある。
【０００６】
【発明が解決しようとする課題】本発明の目的は、単結
晶半導体基板をもつＳＯＩウェーハ及び該ＳＯＩの製造
方法を提供することにある。
晶半導体基板をもつＳＯＩウェーハ及び該ＳＯＩの製造
方法を提供することにある。
【０００７】
【課題を解決するための手段】好ましくは、本発明の方
法は、基板を異方的にエッチングして、壁及び底を備え
たトレンチを形成し、基板の表面上及びトレンチの壁及
び底上に酸化物を異方的に蒸着し、選択的エッチングを
行いトレンチの壁の酸化物を除去するけれども、半導体
の表面上及びトレンチの底上の酸化物は残しておき、基
板の一部を露出するシード孔を形成し、基板の前記露出
部分上の半導体材料をエピタキシャル成長させてトレン
チを部分的に充填し、窒化物を蒸着し、前記窒化物を異
方的にエッチングして窒化物の側壁を形成し、成長した
半導体材料の頂部上に酸化物を成長（例えば、熱的に形
成）させ、窒化物の側壁を選択的に除去し、埋入された
酸化物に到達するまで、露出した半導体を異方的にエッ
チングして、埋入された酸化物の層の上に選択的に成長
した半導体材料のアイランドを残し、露出した半導体の
領域上に酸化物を熱的に成長させ、前記酸化物を異方的
にエッチングして半導体アイランドの頂部を露出させ、
半導体材料をエピタキシャル成長させて、半導体アイラ
ンドを併合し且つ基板から絶縁された単結晶の半導体材
料の層を形成する工程で構成する。
法は、基板を異方的にエッチングして、壁及び底を備え
たトレンチを形成し、基板の表面上及びトレンチの壁及
び底上に酸化物を異方的に蒸着し、選択的エッチングを
行いトレンチの壁の酸化物を除去するけれども、半導体
の表面上及びトレンチの底上の酸化物は残しておき、基
板の一部を露出するシード孔を形成し、基板の前記露出
部分上の半導体材料をエピタキシャル成長させてトレン
チを部分的に充填し、窒化物を蒸着し、前記窒化物を異
方的にエッチングして窒化物の側壁を形成し、成長した
半導体材料の頂部上に酸化物を成長（例えば、熱的に形
成）させ、窒化物の側壁を選択的に除去し、埋入された
酸化物に到達するまで、露出した半導体を異方的にエッ
チングして、埋入された酸化物の層の上に選択的に成長
した半導体材料のアイランドを残し、露出した半導体の
領域上に酸化物を熱的に成長させ、前記酸化物を異方的
にエッチングして半導体アイランドの頂部を露出させ、
半導体材料をエピタキシャル成長させて、半導体アイラ
ンドを併合し且つ基板から絶縁された単結晶の半導体材
料の層を形成する工程で構成する。
【０００８】より一般的には、本発明の方法は、基板の
表面を異方的にエッチングして、側壁及び底を備えたト
レンチを形成し、基板の表面上及びトレンチの側壁及び
底上に第１絶縁体を異方的に蒸着し、エッチングしてト
レンチの側壁から第１絶縁体を除去するけれども、基板
表面上及びトレンチの底上の第１絶縁体は残しておき、
基板の一部を露出するシード孔を形成し、基板の前記露
出部分上の半導体材料をエピタキシャル成長させてトレ
ンチを部分的に充填し、第１絶縁体とは異なる側壁形成
材料を蒸着し、側壁形成材料を異方的にエッチングし
て、側壁を形成し且つエピタキシャル成長した半導体材
料の表面を露出させ、露出した半導体材料上にエッチマ
スク材料を形成し、側壁を除去して半導体材料の領域を
露出させ、トレンチの底上の第１絶縁体に到達するま
で、半導体材料の露出した領域を異方的にエッチングし
て、トレンチの底上の第１絶縁体上に半導体材料のアイ
ランドを残し、且つ該アイランド上及び基板上に半導体
材料の露出壁を残し、半導体材料の露出壁上に第２絶縁
体を形成し、前記エッチマスク材料を除去し、半導体材
料をエピタキシャル成長させて、半導体アイランドを併
合し且つ基板から絶縁された単結晶の半導体材料の層を
形成する工程で構成される。
表面を異方的にエッチングして、側壁及び底を備えたト
レンチを形成し、基板の表面上及びトレンチの側壁及び
底上に第１絶縁体を異方的に蒸着し、エッチングしてト
レンチの側壁から第１絶縁体を除去するけれども、基板
表面上及びトレンチの底上の第１絶縁体は残しておき、
基板の一部を露出するシード孔を形成し、基板の前記露
出部分上の半導体材料をエピタキシャル成長させてトレ
ンチを部分的に充填し、第１絶縁体とは異なる側壁形成
材料を蒸着し、側壁形成材料を異方的にエッチングし
て、側壁を形成し且つエピタキシャル成長した半導体材
料の表面を露出させ、露出した半導体材料上にエッチマ
スク材料を形成し、側壁を除去して半導体材料の領域を
露出させ、トレンチの底上の第１絶縁体に到達するま
で、半導体材料の露出した領域を異方的にエッチングし
て、トレンチの底上の第１絶縁体上に半導体材料のアイ
ランドを残し、且つ該アイランド上及び基板上に半導体
材料の露出壁を残し、半導体材料の露出壁上に第２絶縁
体を形成し、前記エッチマスク材料を除去し、半導体材
料をエピタキシャル成長させて、半導体アイランドを併
合し且つ基板から絶縁された単結晶の半導体材料の層を
形成する工程で構成される。
【０００９】好ましくは、前記第１絶縁体及び第２絶縁
体は同一材料（最も好ましくは酸化物）であり、前記側
壁形成材料は窒化物であり、成長可能なエッチマスク材
料は酸化物であり、半導体はシリコンである。本発明は
またＳＯＩウェーハに関するものでもあり、本発明のＳ
ＯＩウェーハは、単結晶半導体基板（例えば、シリコ
ン）に設けられた壁及び底を備えたトレンチと、基板の
表面上及びトレンチの底上に設けられた第１絶縁体（例
えば、酸化物）と、トレンチの壁上に設けられた第２絶
縁体（例えば、酸化物）と、基板の前記表面上に設けら
れており且つトレンチ内に延入している単結晶半導体材
料（例えば、シリコン）の層とを有しており、該層は基
板から絶縁されている。
体は同一材料（最も好ましくは酸化物）であり、前記側
壁形成材料は窒化物であり、成長可能なエッチマスク材
料は酸化物であり、半導体はシリコンである。本発明は
またＳＯＩウェーハに関するものでもあり、本発明のＳ
ＯＩウェーハは、単結晶半導体基板（例えば、シリコ
ン）に設けられた壁及び底を備えたトレンチと、基板の
表面上及びトレンチの底上に設けられた第１絶縁体（例
えば、酸化物）と、トレンチの壁上に設けられた第２絶
縁体（例えば、酸化物）と、基板の前記表面上に設けら
れており且つトレンチ内に延入している単結晶半導体材
料（例えば、シリコン）の層とを有しており、該層は基
板から絶縁されている。
【００１０】
【実施例】図１は、ＳＥＧ−ＥＬＯ法により形成された
従来技術によるＳＯＩウェーハの一例を示すものであ
る。このウェーハは、最初に、シリコン基板１２上に酸
化物の層１０を成長すなわち蒸着させ、次いで酸化物層
１０を貫通するシード孔（シリコンが露出した領域）１
４のパターン形成及びエッチングを行うことにより作ら
れる。次に、これらのシード孔１４内にシリコンをエピ
タキシャリに且つ選択的に成長させる。シード孔１４内
で成長したエピタキシャル（ｅｐｉ）アイランドは、次
に、側方過大成長及びｅｐｉ層１６を所望の厚さに薄く
すべく形成されるエッチバックにより併合される。従来
のＳＥＧ−ＥＬＯ法においては、併合界面（merged int
erfaces)において何らの欠陥も形成されないようにして
リーズナブルなｅｐｉ加工時間内に、シード孔１４内に
成長される隣り合うエピタキシャルアイランドが併合で
きるように、シード孔１４の個数を充分多く設けなくて
はならない。この条件のため、シードとシードとの間隔
が数マイクロメートル以下になってしまう。しかしなが
ら、シード領域１４は、エッチバックされたｅｐｉ層１
６とシリコン基板１２との間の電気的リンクを形成し、
ｅｐｉ対基板の電気的絶縁性を低下させる。シード孔１
４の個数は減らすことができるけれども、そうすれば、
シード孔１４における隣り合うアイランドの適正な併合
を可能にするためのｅｐｉ成長時間が長くなってしま
う。また、ｅｐｉ層１６を所望の厚さに薄くするのに、
長いエッチバックが必要になる。
従来技術によるＳＯＩウェーハの一例を示すものであ
る。このウェーハは、最初に、シリコン基板１２上に酸
化物の層１０を成長すなわち蒸着させ、次いで酸化物層
１０を貫通するシード孔（シリコンが露出した領域）１
４のパターン形成及びエッチングを行うことにより作ら
れる。次に、これらのシード孔１４内にシリコンをエピ
タキシャリに且つ選択的に成長させる。シード孔１４内
で成長したエピタキシャル（ｅｐｉ）アイランドは、次
に、側方過大成長及びｅｐｉ層１６を所望の厚さに薄く
すべく形成されるエッチバックにより併合される。従来
のＳＥＧ−ＥＬＯ法においては、併合界面（merged int
erfaces)において何らの欠陥も形成されないようにして
リーズナブルなｅｐｉ加工時間内に、シード孔１４内に
成長される隣り合うエピタキシャルアイランドが併合で
きるように、シード孔１４の個数を充分多く設けなくて
はならない。この条件のため、シードとシードとの間隔
が数マイクロメートル以下になってしまう。しかしなが
ら、シード領域１４は、エッチバックされたｅｐｉ層１
６とシリコン基板１２との間の電気的リンクを形成し、
ｅｐｉ対基板の電気的絶縁性を低下させる。シード孔１
４の個数は減らすことができるけれども、そうすれば、
シード孔１４における隣り合うアイランドの適正な併合
を可能にするためのｅｐｉ成長時間が長くなってしま
う。また、ｅｐｉ層１６を所望の厚さに薄くするのに、
長いエッチバックが必要になる。
【００１１】図１２には、本発明の好ましい実施例が示
されている。ＳＥＧ−ＥＬＯ法を用いたＳＯＩウェーハ
の製造方法についての本発明による好ましい実施例を、
図２〜図１２に関連して以下に説明する。シリコン基板
２２上に、約5,000 オングストロームの厚さをもつ二酸
化ケイ素（酸化物）２０のようなマスキング材料の層が
形成され、次いで図２に示す構造を得るべくパターン形
成される。反応性イオンエッチングのような異方性エッ
チング法を用いて、高さ約２um、幅約１umのトレンチ２
４が図３に示すように形成される。トレンチ２４は、任
意の適当なマスキング工程により形成することができ
る。例えば、酸化物２０に関連して又は酸化物２０に代
えて、フォトレジストマスキング法を使用することがで
きる。この時点で、短時間の熱酸化及びウェットエッチ
ングを行って、エッチング工程から生じたあらゆる残留
表面損傷を除去することができる。
されている。ＳＥＧ−ＥＬＯ法を用いたＳＯＩウェーハ
の製造方法についての本発明による好ましい実施例を、
図２〜図１２に関連して以下に説明する。シリコン基板
２２上に、約5,000 オングストロームの厚さをもつ二酸
化ケイ素（酸化物）２０のようなマスキング材料の層が
形成され、次いで図２に示す構造を得るべくパターン形
成される。反応性イオンエッチングのような異方性エッ
チング法を用いて、高さ約２um、幅約１umのトレンチ２
４が図３に示すように形成される。トレンチ２４は、任
意の適当なマスキング工程により形成することができ
る。例えば、酸化物２０に関連して又は酸化物２０に代
えて、フォトレジストマスキング法を使用することがで
きる。この時点で、短時間の熱酸化及びウェットエッチ
ングを行って、エッチング工程から生じたあらゆる残留
表面損傷を除去することができる。
【００１２】図４に示す構造は、エレクトロンサイクロ
トロン共鳴（ＥＣＲ）又はマグネトロンプラズマ化学蒸
着等のプラズマ蒸着技術を用いて、厚さ約１umの異方性
酸化物の蒸着物２６、２８、３４を形成することにより
得られる。選択的エッチングを行って、側壁酸化物２８
を除去し、トレンチ２４にシリコン基板２２の側壁を露
出させ、これにより、図５に示すように、将来行うＳＥ
Ｇ−ＥＬＯ法のための側壁シード孔を形成する。平らな
表面２６、３４上に蒸着される酸化物皮膜に比べ、異方
性エッチングにより蒸着された側壁酸化物２８が異なる
特性をもつため、頂面上の酸化物２６及び底面上の酸化
物３４を多量に除去することなくして、側壁酸化物２８
を選択的に除去することができる。
トロン共鳴（ＥＣＲ）又はマグネトロンプラズマ化学蒸
着等のプラズマ蒸着技術を用いて、厚さ約１umの異方性
酸化物の蒸着物２６、２８、３４を形成することにより
得られる。選択的エッチングを行って、側壁酸化物２８
を除去し、トレンチ２４にシリコン基板２２の側壁を露
出させ、これにより、図５に示すように、将来行うＳＥ
Ｇ−ＥＬＯ法のための側壁シード孔を形成する。平らな
表面２６、３４上に蒸着される酸化物皮膜に比べ、異方
性エッチングにより蒸着された側壁酸化物２８が異なる
特性をもつため、頂面上の酸化物２６及び底面上の酸化
物３４を多量に除去することなくして、側壁酸化物２８
を選択的に除去することができる。
【００１３】図６は、トレンチ２４が、好ましくはシリ
コン側壁３０の頂部まで側方に充填され、これによりシ
リコン基板２２内に酸化物３４の埋入層が形成された後
の、最初のＳＥＧ工程の結果を示すものである。この結
果得られるシリコン表面３２に形成されるファセット角
は小さく、表面３２は殆ど平らな表面となる。次の工程
を続ける前に、任意に酸化及びエッチングを行って欠陥
を除去してもよい。低圧化学蒸着（ＬＰＣＶＤ）による
窒化蒸着及びその後のＲＩＥのような異方性エッチング
工程を行い、露出した酸化物アイランド２０、２６上に
窒化物の側壁３６を形成すれば、図７に示す構造が得ら
れる。前と同様に、任意に酸化及びエッチングを行っ
て、欠露出シリコン３２のあらゆる表面損傷を除去する
こともできる。また、第２の任意のＳＥＧ法を垂直方向
に行って、図８に示すようにトレンチを完全に充填して
もよい。
コン側壁３０の頂部まで側方に充填され、これによりシ
リコン基板２２内に酸化物３４の埋入層が形成された後
の、最初のＳＥＧ工程の結果を示すものである。この結
果得られるシリコン表面３２に形成されるファセット角
は小さく、表面３２は殆ど平らな表面となる。次の工程
を続ける前に、任意に酸化及びエッチングを行って欠陥
を除去してもよい。低圧化学蒸着（ＬＰＣＶＤ）による
窒化蒸着及びその後のＲＩＥのような異方性エッチング
工程を行い、露出した酸化物アイランド２０、２６上に
窒化物の側壁３６を形成すれば、図７に示す構造が得ら
れる。前と同様に、任意に酸化及びエッチングを行っ
て、欠露出シリコン３２のあらゆる表面損傷を除去する
こともできる。また、第２の任意のＳＥＧ法を垂直方向
に行って、図８に示すようにトレンチを完全に充填して
もよい。
【００１４】露出シリコン３８の頂部には、厚さ約５０
０オングストロームの酸化物４０が形成される。次に、
高温リン酸等のエッチング液又はマイクロウェーブプラ
ズマを用いて窒化物３６を選択的に除去すれば、図９に
示す構造が得られる。次に、埋入酸化物３４に到達する
まで、露出シリコン４２にＲＩＥ等の異方性エッチング
を行えば、図１０に示すように埋入酸化物の層３４上に
はシリコンのアイランド４４が残される。任意の酸化及
びエッチングを行って、あらゆる表面損傷を除去しても
よい。次に、先ず短時間の熱酸化を行い、次いで適当な
酸化物蒸着（例えば（ＴＥＯＳ）を行うことにより、シ
リコンアイランド４４の側方領域が酸化物４６で充填さ
れる。酸化物４０をエッチバックしてシリコンアイラン
ド４４の頂部を露出させれば、図１１に示す構造が達成
される。最後に、ＳＥＧ−ＥＬＯ工程を行って、個々の
シリコンアイランド４４を併合する。より薄い層を要す
る場合には、次に、ｅｐｉ層４８をエッチバックするこ
とができる。この結果得られる構造は、図１２に示すよ
うに、ＳＥＧ−ＥＬＯに基づき完全に絶縁されたＳＯＩ
である。
０オングストロームの酸化物４０が形成される。次に、
高温リン酸等のエッチング液又はマイクロウェーブプラ
ズマを用いて窒化物３６を選択的に除去すれば、図９に
示す構造が得られる。次に、埋入酸化物３４に到達する
まで、露出シリコン４２にＲＩＥ等の異方性エッチング
を行えば、図１０に示すように埋入酸化物の層３４上に
はシリコンのアイランド４４が残される。任意の酸化及
びエッチングを行って、あらゆる表面損傷を除去しても
よい。次に、先ず短時間の熱酸化を行い、次いで適当な
酸化物蒸着（例えば（ＴＥＯＳ）を行うことにより、シ
リコンアイランド４４の側方領域が酸化物４６で充填さ
れる。酸化物４０をエッチバックしてシリコンアイラン
ド４４の頂部を露出させれば、図１１に示す構造が達成
される。最後に、ＳＥＧ−ＥＬＯ工程を行って、個々の
シリコンアイランド４４を併合する。より薄い層を要す
る場合には、次に、ｅｐｉ層４８をエッチバックするこ
とができる。この結果得られる構造は、図１２に示すよ
うに、ＳＥＧ−ＥＬＯに基づき完全に絶縁されたＳＯＩ
である。
【００１５】前述の方法を用いて形成されるシード孔の
数は、ｅｐｉ対基板の絶縁性を低下させることなく製造
コストを低減し、材料の品質を向上させ、及びｅｐｉの
大幅な薄層化の必要性を低減させるのに要する個数によ
り決定される。本願に示唆した方法は、全てのシード孔
を絶縁体でシールするものであり、この結果、ウェーハ
の頂面には、基板から完全に絶縁されたエピタキシャル
層が形成される。このため、ｅｐｉ基板の絶縁と製造コ
スト／材料との間の通常の兼ね合いを無くすことができ
る。工程の流れは簡単であり、シード孔の形成に単一の
マスクを用いるに過ぎず、いかなる付加的なマスキング
工程をも必要としない。シード孔のシーリングは、自己
整合形方法（self-aligned process) を用いて行われ
る。
数は、ｅｐｉ対基板の絶縁性を低下させることなく製造
コストを低減し、材料の品質を向上させ、及びｅｐｉの
大幅な薄層化の必要性を低減させるのに要する個数によ
り決定される。本願に示唆した方法は、全てのシード孔
を絶縁体でシールするものであり、この結果、ウェーハ
の頂面には、基板から完全に絶縁されたエピタキシャル
層が形成される。このため、ｅｐｉ基板の絶縁と製造コ
スト／材料との間の通常の兼ね合いを無くすことができ
る。工程の流れは簡単であり、シード孔の形成に単一の
マスクを用いるに過ぎず、いかなる付加的なマスキング
工程をも必要としない。シード孔のシーリングは、自己
整合形方法（self-aligned process) を用いて行われ
る。
【００１６】以上、本発明の好ましい実施例について詳
細に説明した。本発明の範囲として、上記実施例とは異
なるものも包含されるが、それらも本願の特許請求の範
囲内にあることを理解すべきである。例えば、基板がシ
リコンである場合について説明したが、GaAs又はGe等の
任意の適当な半導体材料の基板でもよい。同様に、酸化
物は任意の絶縁体で構成することができ、窒化物は、所
望の結果を得るための蒸着及びエッチングを行うことが
できる、従来使用されている半導体及び絶縁体以外の任
意の材料で構成することができる。
細に説明した。本発明の範囲として、上記実施例とは異
なるものも包含されるが、それらも本願の特許請求の範
囲内にあることを理解すべきである。例えば、基板がシ
リコンである場合について説明したが、GaAs又はGe等の
任意の適当な半導体材料の基板でもよい。同様に、酸化
物は任意の絶縁体で構成することができ、窒化物は、所
望の結果を得るための蒸着及びエッチングを行うことが
できる、従来使用されている半導体及び絶縁体以外の任
意の材料で構成することができる。
【００１７】また、エピタキシャル成長の工程数を３工
程から２工程に減らした別の実施例を用いることもでき
る。この別の実施例とは、図７までの好ましい実施例と
同じものであり、この時点で、熱酸化し次に選択的な等
方性窒化エッチングを行う。次の異方性エッチングによ
り、埋入酸化物層３４の上にシリコンアイランド４４を
形成する。この構造は、シリコンアイランド４４の高さ
の点を除き、図１０の構造と同じである。第２のＳＥＧ
工程を行わないため、シリコンアイランド４４は短く、
酸化物２６の頂部よりも低くなっている。この工程の
後、シリコンアイランド４４の側部領域を酸化物４６で
充填し、その後、最後のＳＥＧ工程によりトレンチの残
部を充填し、且つシリコンアイランド４４を併合して絶
縁されたｅｐｉ層４８を形成する。
程から２工程に減らした別の実施例を用いることもでき
る。この別の実施例とは、図７までの好ましい実施例と
同じものであり、この時点で、熱酸化し次に選択的な等
方性窒化エッチングを行う。次の異方性エッチングによ
り、埋入酸化物層３４の上にシリコンアイランド４４を
形成する。この構造は、シリコンアイランド４４の高さ
の点を除き、図１０の構造と同じである。第２のＳＥＧ
工程を行わないため、シリコンアイランド４４は短く、
酸化物２６の頂部よりも低くなっている。この工程の
後、シリコンアイランド４４の側部領域を酸化物４６で
充填し、その後、最後のＳＥＧ工程によりトレンチの残
部を充填し、且つシリコンアイランド４４を併合して絶
縁されたｅｐｉ層４８を形成する。
【００１８】以上、本発明を図示の実施例に関連して説
明したが、この説明は制限的な意味に解するべきではな
い。当業者ならば、上記説明に基づいて、図示の実施例
の種々の変更及び組合せを行うこと、及び本発明の他の
実施例を考えることは容易であろう。従ってこれらの変
更及び実施例は、本願の特許請求の範囲に含まれるもの
である。
明したが、この説明は制限的な意味に解するべきではな
い。当業者ならば、上記説明に基づいて、図示の実施例
の種々の変更及び組合せを行うこと、及び本発明の他の
実施例を考えることは容易であろう。従ってこれらの変
更及び実施例は、本願の特許請求の範囲に含まれるもの
である。
【００１９】以上の記載に関連して、以下の各項を開示
する。 １．単結晶半導体基板を備えたＳＯＩウェーハを製造す
る方法において、ａ．基板の表面を異方的にエッチング
して、側壁及び底を備えたトレンチを形成し、ｂ．基板
の表面上及びトレンチの側壁及び底上に第１絶縁体を異
方的に蒸着し、ｃ．トレンチの側壁から第１絶縁体を除
去するけれども、基板表面上及びトレンチの底上の第１
絶縁体は残しておき、基板の一部が露出されたシード孔
を形成し、ｄ．基板の前記露出部分上の半導体材料をエ
ピタキシャル成長させてトレンチを部分的に充填し、
ｅ．第１絶縁体とは異なる側壁形成材料を蒸着し、ｆ．
側壁形成材料を異方的にエッチングして、側壁を形成し
且つエピタキシャル成長した半導体材料の表面を露出さ
せ、ｇ．露出した半導体材料上にエッチマスク材料を形
成し、ｈ．側壁を除去して半導体材料の領域を露出さ
せ、ｉ．トレンチの底上の第１絶縁体に到達するまで、
半導体材料の露出した領域を異方的にエッチングして、
トレンチの底上の第１絶縁体上に半導体材料のアイラン
ドを残し、且つ該アイランド上及び基板上に半導体材料
の露出壁を残し、ｊ．半導体材料の露出壁上に第２絶縁
体を形成し、ｋ．前記エッチマスク材料を除去し、ｌ．
半導体材料をエピタキシャル成長させて、半導体アイラ
ンドを併合し且つ基板から絶縁された単結晶の半導体材
料の層を形成することを特徴とする単結晶半導体基板を
用いたＳＯＩウェーハの製造方法。
する。 １．単結晶半導体基板を備えたＳＯＩウェーハを製造す
る方法において、ａ．基板の表面を異方的にエッチング
して、側壁及び底を備えたトレンチを形成し、ｂ．基板
の表面上及びトレンチの側壁及び底上に第１絶縁体を異
方的に蒸着し、ｃ．トレンチの側壁から第１絶縁体を除
去するけれども、基板表面上及びトレンチの底上の第１
絶縁体は残しておき、基板の一部が露出されたシード孔
を形成し、ｄ．基板の前記露出部分上の半導体材料をエ
ピタキシャル成長させてトレンチを部分的に充填し、
ｅ．第１絶縁体とは異なる側壁形成材料を蒸着し、ｆ．
側壁形成材料を異方的にエッチングして、側壁を形成し
且つエピタキシャル成長した半導体材料の表面を露出さ
せ、ｇ．露出した半導体材料上にエッチマスク材料を形
成し、ｈ．側壁を除去して半導体材料の領域を露出さ
せ、ｉ．トレンチの底上の第１絶縁体に到達するまで、
半導体材料の露出した領域を異方的にエッチングして、
トレンチの底上の第１絶縁体上に半導体材料のアイラン
ドを残し、且つ該アイランド上及び基板上に半導体材料
の露出壁を残し、ｊ．半導体材料の露出壁上に第２絶縁
体を形成し、ｋ．前記エッチマスク材料を除去し、ｌ．
半導体材料をエピタキシャル成長させて、半導体アイラ
ンドを併合し且つ基板から絶縁された単結晶の半導体材
料の層を形成することを特徴とする単結晶半導体基板を
用いたＳＯＩウェーハの製造方法。
【００２０】２．前記第１絶縁体及び第２絶縁体が同一
材料であることを特徴とする前記項１に記載の製造方
法。 ３．前記第１絶縁体及び第２絶縁体が酸化物であること
を特徴とする前記項２に記載の製造方法。 ４．前記側壁を形成する材料が窒化物であることを特徴
とする前記項１に記載の製造方法。
材料であることを特徴とする前記項１に記載の製造方
法。 ３．前記第１絶縁体及び第２絶縁体が酸化物であること
を特徴とする前記項２に記載の製造方法。 ４．前記側壁を形成する材料が窒化物であることを特徴
とする前記項１に記載の製造方法。
【００２１】５．前記成長可能なエッチマスクが酸化物
であることを特徴とする前記項１に記載の製造方法。 ６．前記半導体がシリコンであることを特徴とする前記
項１に記載の製造方法。 ７．ＳＯＩウェーハの製造方法において、ａ．基板を異
方的にエッチングして、壁及び底を備えたトレンチを形
成し、ｂ．基板の表面上及びトレンチの壁及び底上に酸
化物を異方的に蒸着し、ｃ．エッチングしてトレンチの
壁の酸化物を除去するけれども、半導体の表面上及びト
レンチの底上の酸化物は残しておき、基板の一部を露出
するシード孔を形成し、ｄ．基板の前記露出部分上の半
導体材料をエピタキシャル成長させてトレンチを部分的
に充填し、ｅ．窒化物を蒸着し、ｆ．前記窒化物を異方
的にエッチングして窒化物の側壁を形成し、ｇ．成長し
た半導体材料の頂部上に酸化物を形成し、ｈ．窒化物の
側壁を除去し、ｉ．埋入された酸化物に到達するまで、
半導体を異方的にエッチングして、埋入された酸化物の
層の上に半導体材料のアイランドを残し、ｊ．露出した
半導体の領域上に酸化物を熱的に成長させ、ｋ．前記酸
化物を異方的にエッチングして半導体アイランドの頂部
を露出させ、ｌ．半導体材料をエピタキシャル成長させ
て、半導体アイランドを併合し且つ基板から絶縁された
単結晶の半導体材料の層を形成することを特徴とするＳ
ＯＩウェーハの製造方法。
であることを特徴とする前記項１に記載の製造方法。 ６．前記半導体がシリコンであることを特徴とする前記
項１に記載の製造方法。 ７．ＳＯＩウェーハの製造方法において、ａ．基板を異
方的にエッチングして、壁及び底を備えたトレンチを形
成し、ｂ．基板の表面上及びトレンチの壁及び底上に酸
化物を異方的に蒸着し、ｃ．エッチングしてトレンチの
壁の酸化物を除去するけれども、半導体の表面上及びト
レンチの底上の酸化物は残しておき、基板の一部を露出
するシード孔を形成し、ｄ．基板の前記露出部分上の半
導体材料をエピタキシャル成長させてトレンチを部分的
に充填し、ｅ．窒化物を蒸着し、ｆ．前記窒化物を異方
的にエッチングして窒化物の側壁を形成し、ｇ．成長し
た半導体材料の頂部上に酸化物を形成し、ｈ．窒化物の
側壁を除去し、ｉ．埋入された酸化物に到達するまで、
半導体を異方的にエッチングして、埋入された酸化物の
層の上に半導体材料のアイランドを残し、ｊ．露出した
半導体の領域上に酸化物を熱的に成長させ、ｋ．前記酸
化物を異方的にエッチングして半導体アイランドの頂部
を露出させ、ｌ．半導体材料をエピタキシャル成長させ
て、半導体アイランドを併合し且つ基板から絶縁された
単結晶の半導体材料の層を形成することを特徴とするＳ
ＯＩウェーハの製造方法。
【００２２】８．単結晶半導体基板を備えたＳＯＩウェ
ーハにおいて、ａ．単結晶半導体基板に設けられた壁及
び底を備えたトレンチと、ｂ．基板の表面上及びトレン
チの底上に設けられた第１絶縁体と、ｃ．トレンチの壁
上に設けられた第２絶縁体と、ｄ．基板の前記表面上に
設けられており且つトレンチ内に延入している単結晶半
導体材料の層とを有しており、該層が基板から絶縁され
ていることを特徴とする単結晶半導体基板を備えたＳＯ
Ｉウェーハ。
ーハにおいて、ａ．単結晶半導体基板に設けられた壁及
び底を備えたトレンチと、ｂ．基板の表面上及びトレン
チの底上に設けられた第１絶縁体と、ｃ．トレンチの壁
上に設けられた第２絶縁体と、ｄ．基板の前記表面上に
設けられており且つトレンチ内に延入している単結晶半
導体材料の層とを有しており、該層が基板から絶縁され
ていることを特徴とする単結晶半導体基板を備えたＳＯ
Ｉウェーハ。
【００２３】９．前記第１絶縁体及び第２絶縁体が同一
材料であることを特徴とする前記項８に記載のＳＯＩウ
ェーハ。 10．前記第１絶縁体及び第２絶縁体が酸化物であること
を特徴とする前記項８に記載のＳＯＩウェーハ。 11．前記半導体がシリコンであることを特徴とする前記
項８に記載のＳＯＩウェーハ。
材料であることを特徴とする前記項８に記載のＳＯＩウ
ェーハ。 10．前記第１絶縁体及び第２絶縁体が酸化物であること
を特徴とする前記項８に記載のＳＯＩウェーハ。 11．前記半導体がシリコンであることを特徴とする前記
項８に記載のＳＯＩウェーハ。
【００２４】12. 本発明は、単結晶半導体基板を備えた
ＳＯＩウェーハの製造方法に関する。好ましくは、本発
明の方法は、基板２２を異方的にエッチングして、壁及
び底を備えたトレンチ２４を形成し、基板２２の表面上
及びトレンチ２４の壁及び底上に酸化物２６、２８、３
４を異方的に蒸着し、エッチングしてトレンチの壁の酸
化物２８を除去するけれども、半導体の表面２２上及び
トレンチ２４の底上の酸化物２６、３４は残しておき、
基板の一部を露出するシード孔を形成し、基板２２の前
記露出部分上の半導体材料３２をエピタキシャル成長さ
せてトレンチを部分的に充填し、窒化物を異方的にエッ
チングして窒化物の側壁３６を形成し、成長した半導体
材料の頂部上に酸化物４０を形成し、窒化物の側壁３６
を除去し、埋入された酸化物３４に到達するまで、半導
体４２を異方的にエッチングして、埋入された酸化物の
層３４の上に半導体材料４４のアイランドを残し、露出
した半導体の領域上に酸化物４６を熱的に成長させ、前
記酸化物４０を異方的にエッチングして半導体アイラン
ド４４の頂部を露出させ、半導体材料４８をエピタキシ
ャル成長させて、半導体アイランド４４を併合し且つ基
板２２から絶縁された単結晶の半導体材料の層を形成す
る工程で構成される。また、本発明はＳＯＩウェーハの
構造に関するものでもある。本発明のＳＯＩウェーハ
は、単結晶半導体基板（例えば、シリコン基板２２）に
設けられた壁及び底を備えたトレンチ２４と、基板の表
面上及びトレンチの底上に設けられた第１絶縁体（例え
ば、酸化物２０、２６、３４）と、トレンチの壁上に設
けられた第２絶縁体（例えば、酸化物４６）と、基板の
前記表面上に設けられており且つトレンチ内に延入して
いる単結晶半導体材料の層（例えば、シリコンｅｐｉ層
４８）とを有しており、該層は基板から絶縁されてい
る。
ＳＯＩウェーハの製造方法に関する。好ましくは、本発
明の方法は、基板２２を異方的にエッチングして、壁及
び底を備えたトレンチ２４を形成し、基板２２の表面上
及びトレンチ２４の壁及び底上に酸化物２６、２８、３
４を異方的に蒸着し、エッチングしてトレンチの壁の酸
化物２８を除去するけれども、半導体の表面２２上及び
トレンチ２４の底上の酸化物２６、３４は残しておき、
基板の一部を露出するシード孔を形成し、基板２２の前
記露出部分上の半導体材料３２をエピタキシャル成長さ
せてトレンチを部分的に充填し、窒化物を異方的にエッ
チングして窒化物の側壁３６を形成し、成長した半導体
材料の頂部上に酸化物４０を形成し、窒化物の側壁３６
を除去し、埋入された酸化物３４に到達するまで、半導
体４２を異方的にエッチングして、埋入された酸化物の
層３４の上に半導体材料４４のアイランドを残し、露出
した半導体の領域上に酸化物４６を熱的に成長させ、前
記酸化物４０を異方的にエッチングして半導体アイラン
ド４４の頂部を露出させ、半導体材料４８をエピタキシ
ャル成長させて、半導体アイランド４４を併合し且つ基
板２２から絶縁された単結晶の半導体材料の層を形成す
る工程で構成される。また、本発明はＳＯＩウェーハの
構造に関するものでもある。本発明のＳＯＩウェーハ
は、単結晶半導体基板（例えば、シリコン基板２２）に
設けられた壁及び底を備えたトレンチ２４と、基板の表
面上及びトレンチの底上に設けられた第１絶縁体（例え
ば、酸化物２０、２６、３４）と、トレンチの壁上に設
けられた第２絶縁体（例えば、酸化物４６）と、基板の
前記表面上に設けられており且つトレンチ内に延入して
いる単結晶半導体材料の層（例えば、シリコンｅｐｉ層
４８）とを有しており、該層は基板から絶縁されてい
る。
【図１】ＳＥＧ−ＥＬＯ法により形成された従来技術に
よるＳＯＩウェーハを示す断面図である。
よるＳＯＩウェーハを示す断面図である。
【図２】ＳＥＧ−ＥＬＯ法を用いる本発明の好ましい実
施例を構成する連続的な製造工程におけるＳＯＩウェー
ハを示す断面図である。
施例を構成する連続的な製造工程におけるＳＯＩウェー
ハを示す断面図である。
【図３】図２と同様なＳＯＩウェーハの断面図である。
【図４】図２と同様なＳＯＩウェーハの断面図である。
【図５】図２と同様なＳＯＩウェーハの断面図である。
【図６】図２と同様なＳＯＩウェーハの断面図である。
【図７】図２と同様なＳＯＩウェーハの断面図である。
【図８】図２と同様なＳＯＩウェーハの断面図である。
【図９】図２と同様なＳＯＩウェーハの断面図である。
【図１０】図２と同様なＳＯＩウェーハの断面図であ
る。
る。
【図１１】図２と同様なＳＯＩウェーハの断面図であ
る。
る。
【図１２】図２と同様なＳＯＩウェーハの断面図であ
る。
る。
１０ 酸化物の層 １２ シリコン基板 １４ シード孔 １６ ｅｐｉ層 ２０ 二酸化ケイ素 ２２ シリコン基板 ２４ トレンチ ２６ 異方性酸化物の蒸着物 ２８ 異方性酸化物の蒸着物（側壁酸化物） ３０ 基板の側壁 ３２ シリコン表面（露出シリコン） ３４ 異方性酸化物の蒸着物 ３６ 窒化物の側壁 ３８ 露出シリコン ４０ 酸化物 ４２ 露出シリコン ４４ シリコンアイランド ４６ 酸化物 ４８ ｅｐｉ層
Claims (1)
- 【請求項１】 単結晶半導体基板を備えたＳＯＩウェー
ハを製造する方法において、 ａ．基板の表面を異方的にエッチングし、側壁及び底を
備えたトレンチを形成し、 ｂ．基板の表面上及びトレンチの側壁及び底上に第１絶
縁体を異方的に蒸着し、 ｃ．エッチングしてトレンチの側壁から第１絶縁体を除
去するけれども、基板表面上及びトレンチの底上の第１
絶縁体は残しておき、基板の一部を露出するシード孔を
形成し、 ｄ．基板の前記露出部分上の半導体材料をエピタキシャ
ル成長させてトレンチを部分的に充填し、 ｅ．第１絶縁体とは異なる側壁形成材料を蒸着し、 ｆ．側壁形成材料を異方的にエッチングして、側壁を形
成し且つエピタキシャル成長した半導体材料の表面を露
出させ、 ｇ．露出した半導体材料上にエッチマスク材料を形成
し、 ｈ．側壁を除去して半導体材料の領域を露出させ、 ｉ．トレンチの底上の第１絶縁体に到達するまで、半導
体材料の露出した領域を異方的にエッチングして、トレ
ンチの底上の第１絶縁体上に半導体材料のアイランドを
残し、且つ該アイランド上及び基板上に半導体材料の露
出壁を残し、 ｊ．半導体材料の露出壁上に第２絶縁体を形成し、 ｋ．前記エッチマスク材料を除去し、 ｌ．半導体材料をエピタキシャル成長させて、半導体ア
イランドを併合し且つ基板から絶縁された単結晶の半導
体材料の層を形成することを特徴とする単結晶半導体基
板を用いたＳＯＩウェーハの製造方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/619,785 US5143862A (en) | 1990-11-29 | 1990-11-29 | SOI wafer fabrication by selective epitaxial growth |
| US07/633647 | 1990-12-20 | ||
| US07/619785 | 1990-12-20 | ||
| US07/633,647 US5102821A (en) | 1990-12-20 | 1990-12-20 | SOI/semiconductor heterostructure fabrication by wafer bonding of polysilicon to titanium |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697400A true JPH0697400A (ja) | 1994-04-08 |
Family
ID=27088585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31447691A Pending JPH0697400A (ja) | 1990-11-29 | 1991-11-28 | Ｓｏｉウェーハ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0488344A3 (ja) |
| JP (1) | JPH0697400A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007311607A (ja) * | 2006-05-19 | 2007-11-29 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2017506429A (ja) * | 2014-02-05 | 2017-03-02 | マイクロン テクノロジー， インク． | 静電力による半導体ボンディング強化用のデバイス、システムおよび方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5476819A (en) * | 1993-07-26 | 1995-12-19 | Litton Systems, Inc. | Substrate anchor for undercut silicon on insulator microstructures |
| EP0929095B1 (en) * | 1998-01-13 | 2004-09-15 | STMicroelectronics S.r.l. | Method for producing an SOI wafer |
| JP2000058802A (ja) | 1998-01-13 | 2000-02-25 | Stmicroelectronics Srl | Ｓｏｉウェハの製造方法 |
| EP0957515A1 (en) | 1998-05-15 | 1999-11-17 | STMicroelectronics S.r.l. | Method for manufacturing an SOI wafer |
| EP1049155A1 (en) * | 1999-04-29 | 2000-11-02 | STMicroelectronics S.r.l. | Process for manufacturing a SOI wafer with buried oxide regions without cusps |
| US6307247B1 (en) | 1999-07-12 | 2001-10-23 | Robert Bruce Davies | Monolithic low dielectric constant platform for passive components and method |
| US6759746B1 (en) | 2000-03-17 | 2004-07-06 | Robert Bruce Davies | Die attachment and method |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4507158A (en) * | 1983-08-12 | 1985-03-26 | Hewlett-Packard Co. | Trench isolated transistors in semiconductor films |
| US4760036A (en) * | 1987-06-15 | 1988-07-26 | Delco Electronics Corporation | Process for growing silicon-on-insulator wafers using lateral epitaxial growth with seed window oxidation |
| US4758531A (en) * | 1987-10-23 | 1988-07-19 | International Business Machines Corporation | Method of making defect free silicon islands using SEG |
| EP0366013A3 (en) * | 1988-10-27 | 1990-06-27 | Texas Instruments Incorporated | Selective dielectric deposition on horizontal features of an integrated circuit subassembly |
-
1991
- 1991-11-28 JP JP31447691A patent/JPH0697400A/ja active Pending
- 1991-11-29 EP EP19910120472 patent/EP0488344A3/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007311607A (ja) * | 2006-05-19 | 2007-11-29 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2017506429A (ja) * | 2014-02-05 | 2017-03-02 | マイクロン テクノロジー， インク． | 静電力による半導体ボンディング強化用のデバイス、システムおよび方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0488344A3 (en) | 1994-09-21 |
| EP0488344A2 (en) | 1992-06-03 |
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