JPS6130047A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6130047A JPS6130047A JP15227384A JP15227384A JPS6130047A JP S6130047 A JPS6130047 A JP S6130047A JP 15227384 A JP15227384 A JP 15227384A JP 15227384 A JP15227384 A JP 15227384A JP S6130047 A JPS6130047 A JP S6130047A
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- Japan
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- layer
- side wall
- film
- silicon
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、基板上に選択的にシリコンエピタキシャル層
を成長させ、エピタキシャル層を半導体の活性領域とし
て用いる半導体装置の製造方法に関する。
を成長させ、エピタキシャル層を半導体の活性領域とし
て用いる半導体装置の製造方法に関する。
〈従来技術とその問題点〉
近来、半導体デバイスにおける能動素子間の分離方法は
選択酸化法Ｋかわる微細で深い素子分離領域を形成可能
な新しい技術が要求されている。
選択酸化法Ｋかわる微細で深い素子分離領域を形成可能
な新しい技術が要求されている。
微細で深い素子分離領域を形成する方法としてたとえば
、遠藤により電子通信学会技術研究報告５ＳＤ８３−５
２の３９ページから４５ページに「選択エピタキシャル
成長による素子分離」と題して発表された論文において
は、第１図（ａ）Ｋ示すように、シリコン単結晶基板１
上にあらかじめ素子分離領域となるシリコン酸化膜パタ
ーン２を形成し。
、遠藤により電子通信学会技術研究報告５ＳＤ８３−５
２の３９ページから４５ページに「選択エピタキシャル
成長による素子分離」と題して発表された論文において
は、第１図（ａ）Ｋ示すように、シリコン単結晶基板１
上にあらかじめ素子分離領域となるシリコン酸化膜パタ
ーン２を形成し。
次いで絶縁膜側壁にのみ多結晶シリコン薄膜３を形成し
１次いで絶縁膜パターン上には堆積することなく露出し
たシリコン基板領域にのみシリコンエピタキシャル成長
層４を、堆積厚さが絶縁膜パターン厚さと同じ厚さにす
ると第１図（Ｃ）で示したような平担な基板が得られ１
次にゲート酸化膜５゜（発明の目的） 本発明は、このような従来の欠点を除去して。
１次いで絶縁膜パターン上には堆積することなく露出し
たシリコン基板領域にのみシリコンエピタキシャル成長
層４を、堆積厚さが絶縁膜パターン厚さと同じ厚さにす
ると第１図（Ｃ）で示したような平担な基板が得られ１
次にゲート酸化膜５゜（発明の目的） 本発明は、このような従来の欠点を除去して。
ｎチャネルトランジスタのチャネルストッパーが形成で
きしかも基板表面を平担にできる半導体装置の製造方法
を提供することにある。
きしかも基板表面を平担にできる半導体装置の製造方法
を提供することにある。
（発明の構成→
本発明によれば少なくとも表面にシリコン単結晶層を備
えた基板上に絶縁膜を形成し１次いで該絶縁膜の所望の
部分に開口部を設け１次いで前記開口部にのみ選択的に
シリコンエピタキシャル成長させ、前記シリコンエピタ
キシャル成長層をデバイス活性領域として用いる半導体
装置の製造方法において、ｎチャネルＭＩＳ電界効果ト
ランジスタを形成すべき部分のエピタキシャル層表面に
ｐ型不純物層を形成し、そのあとこのエピタキシャル層
を平坦化して前記絶縁膜の側壁近傍のｐ型不純物層のみ
を残すことを特徴とする半導体装置の製造方法を与える
ものである。
えた基板上に絶縁膜を形成し１次いで該絶縁膜の所望の
部分に開口部を設け１次いで前記開口部にのみ選択的に
シリコンエピタキシャル成長させ、前記シリコンエピタ
キシャル成長層をデバイス活性領域として用いる半導体
装置の製造方法において、ｎチャネルＭＩＳ電界効果ト
ランジスタを形成すべき部分のエピタキシャル層表面に
ｐ型不純物層を形成し、そのあとこのエピタキシャル層
を平坦化して前記絶縁膜の側壁近傍のｐ型不純物層のみ
を残すことを特徴とする半導体装置の製造方法を与える
ものである。
（構成の詳細な説明）
本発明は上述の構成をとることにより従来技術の問題点
を解決した。絶縁膜側壁にシリコン窒化膜層を形成しシ
リコンエピタキシャル成長を行ないファセットを形成し
１次いでイオン注入法等によりｎチャネルトランジスタ
となる部分にボロン等のｐ型不純物を注入し、ついで基
板を平坦にし。
を解決した。絶縁膜側壁にシリコン窒化膜層を形成しシ
リコンエピタキシャル成長を行ないファセットを形成し
１次いでイオン注入法等によりｎチャネルトランジスタ
となる部分にボロン等のｐ型不純物を注入し、ついで基
板を平坦にし。
絶縁膜パターン側壁近傍にｐ型のチャネルストッパー領
域を形成した後トランジスタを形成することで絶縁膜側
壁でのソースドレイン間のリーク電流は減少し、かつｐ
−ｎ接合のリーク電流の減少。
域を形成した後トランジスタを形成することで絶縁膜側
壁でのソースドレイン間のリーク電流は減少し、かつｐ
−ｎ接合のリーク電流の減少。
絶縁耐圧の向上がはかられる。
（第１の実施例）
以下本発明の実施例について図面を参照して詳細に説明
する。
する。
第２図（ａｌ〜（ｆ）は本発明の第１の実施例を説明す
るために、主な製造工程における構造を示す模式成した
後１通常の写真蝕刻技術と反応性イオンエツチング法に
よって素子分離領域となる垂直断面をもつ５ｉｎ２膜パ
ターン１２を形成し１次いで減圧ＣＶＤ法によりシリコ
ン窒化膜を厚さ１００ＯＡ堆積し１反応性イオンエツチ
ングによシ絶縁膜上部およびシリコン基板上のシリコン
窒化膜をエツチングし、絶縁膜側壁にのみシリコン窒化
膜１３を残すと第２図（ａ）の断面形状の基板を得る。
るために、主な製造工程における構造を示す模式成した
後１通常の写真蝕刻技術と反応性イオンエツチング法に
よって素子分離領域となる垂直断面をもつ５ｉｎ２膜パ
ターン１２を形成し１次いで減圧ＣＶＤ法によりシリコ
ン窒化膜を厚さ１００ＯＡ堆積し１反応性イオンエツチ
ングによシ絶縁膜上部およびシリコン基板上のシリコン
窒化膜をエツチングし、絶縁膜側壁にのみシリコン窒化
膜１３を残すと第２図（ａ）の断面形状の基板を得る。
“次［８ｉＨ２Ｃ１２と鴇から構成されるガス系
にＨｃｌをｌ ｙｏｌチ程度加え、９５０℃の温度でシ
リコン基板表面にのみ選択的にシリコンをエピタキシャ
ル成長させ、絶縁膜パターン側壁部のシリコン堆積厚さ
が２μｍのとき第２図（ｂ）に示したようなファセット
が形成される。
にＨｃｌをｌ ｙｏｌチ程度加え、９５０℃の温度でシ
リコン基板表面にのみ選択的にシリコンをエピタキシャ
ル成長させ、絶縁膜パターン側壁部のシリコン堆積厚さ
が２μｍのとき第２図（ｂ）に示したようなファセット
が形成される。
次にイオン注入法によりｎチャネルデバイス部にホウ素
を加速エネルギー５０ｋｅｖでｌＸｌ０ ｃｍイオン
注入し１次いで研磨例えばメカノケミカルボリジングに
より平坦にすると絶縁膜側壁近傍に針層のチャネルスト
ッパが形成され、第２図（ｄ）の断面構造を得る。この
のち通常のｎチャネル間Ｏ８）ランジスタ形成するため
に９５０℃の酸素雰囲気で厚さ２００Ａのゲート酸化膜
１７を形成し、次いで、イオン注入量よりホウ素を３Ｑ
ｋｅｖで注入量１×１０も１２と１００ｋｅｙで２Ｘ
１０１２ｃｍ ”の二重注入する。次いで減圧ＣＶＤ法
により多結晶シリコンを厚さ５０（ＩＯＡ堆積し、写真
蝕刻法とドライエツチング法によシゲート電極１８を形
成すると第２図（ｅ）の平面図およびＡ −Ａ’断面で
の第２図（ｆ）の断面図で示される構造が得られる。
を加速エネルギー５０ｋｅｖでｌＸｌ０ ｃｍイオン
注入し１次いで研磨例えばメカノケミカルボリジングに
より平坦にすると絶縁膜側壁近傍に針層のチャネルスト
ッパが形成され、第２図（ｄ）の断面構造を得る。この
のち通常のｎチャネル間Ｏ８）ランジスタ形成するため
に９５０℃の酸素雰囲気で厚さ２００Ａのゲート酸化膜
１７を形成し、次いで、イオン注入量よりホウ素を３Ｑ
ｋｅｖで注入量１×１０も１２と１００ｋｅｙで２Ｘ
１０１２ｃｍ ”の二重注入する。次いで減圧ＣＶＤ法
により多結晶シリコンを厚さ５０（ＩＯＡ堆積し、写真
蝕刻法とドライエツチング法によシゲート電極１８を形
成すると第２図（ｅ）の平面図およびＡ −Ａ’断面で
の第２図（ｆ）の断面図で示される構造が得られる。
次いでセルファラインでヒ素を加速エネルギー１５０ｋ
ｅｙで５Ｘ１０ ｃｍ イオン注入しソースドレイ
ンを形成し、ポリシリコン電極にリンを拡散するとｎチ
ャネルＭＯ８ＦＥＴが得られる。
ｅｙで５Ｘ１０ ｃｍ イオン注入しソースドレイ
ンを形成し、ポリシリコン電極にリンを拡散するとｎチ
ャネルＭＯ８ＦＥＴが得られる。
（第２の実酒例）
第３図（ａ）〜（Ｃ）は本発明の第２の実施例を説明す
るための製造工程における断面構造を示す模式図である
。本発明の第１の実施例の第２図（Ｃ）の工程を行なっ
た後厚さ３μｍ レジスト２７をスピン塗布すると第３
図（ａ）の断面構造が得られる。
るための製造工程における断面構造を示す模式図である
。本発明の第１の実施例の第２図（Ｃ）の工程を行なっ
た後厚さ３μｍ レジスト２７をスピン塗布すると第３
図（ａ）の断面構造が得られる。
次に０２ プラズマによ）シリコン表面が露出するまで
エツチングを行なうと第３図（ｂ）のように表面が平坦
になった断面構造を得る。
エツチングを行なうと第３図（ｂ）のように表面が平坦
になった断面構造を得る。
次に反応性イオンエツチングによりレジストとシリコン
のエツチング速度がｌ：１となる条件でＳ ｉＯ２絶縁
膜パタ一ン部までエツチングすると第３図（Ｃ）の構造
が得られる。以下第１の実施例におけるゲート酸化膜形
成以後のプロセスを経てｎチャネルＭＯ８ＦＥＴが得ら
れる。
のエツチング速度がｌ：１となる条件でＳ ｉＯ２絶縁
膜パタ一ン部までエツチングすると第３図（Ｃ）の構造
が得られる。以下第１の実施例におけるゲート酸化膜形
成以後のプロセスを経てｎチャネルＭＯ８ＦＥＴが得ら
れる。
以上筒１．第２の実施例ではＳ ｉ０２膜パターン側壁
にシリコン窒化膜を形成したが、シリコン窒化膜を形成
しなくてもよい。
にシリコン窒化膜を形成したが、シリコン窒化膜を形成
しなくてもよい。
（発明の効果）
本実施例から得られるｎチャネルＭＩＤ）ランジスタは
従来方法から得られたものに比ベソースドレイン間およ
びｐ −ｎ 接合の逆バイアス時のリーク電流が減少
し、製造歩留りが向上した。また。
従来方法から得られたものに比ベソースドレイン間およ
びｐ −ｎ 接合の逆バイアス時のリーク電流が減少
し、製造歩留りが向上した。また。
０ＭＯ８構造の場合、レジストマスクによりｎチャネル
デバイスにのみチャネルストッパーが形成できプロセス
の簡略化がはかられた。
デバイスにのみチャネルストッパーが形成できプロセス
の簡略化がはかられた。
第１図（ａｌ〜ｆｄ）は従来方法によるｎチャネル間０
Ｓトランジスタの製造工程を順を追って示した断面模式
図である。 第２図（ａ）〜（ｆ）は本発明の第１の実施例における
ｎチャネルＭＯ８）ランジスタ形成の主要プロセスを順
を追って示した図、（ａ）〜ｒｈｌ、 ｆｆｌは断面図
ｆｅｌけ平面図である。 Ｍ３図（ａ）〜（Ｃ）は本発明の第２の実施例における
平坦化プロセスを順を追って示した断面模式図である。 図において １．１１．２１・・・・・・（１００）シリコン単結晶
基板 ２．１２．２２・・・・・・ＳｉＯ□絶縁膜パターン３
・・・・・・・・・・・・・・・ ・・・・多結晶シリ
コン薄膜４．１４．２４・・・ エピタキシャルシリコ
ン層５．１７・・・・・・・・・・・・・ゲート酸化膜
６．１８・・・・・・・・・・・・・多結晶シリコン電
極７・−・・・・・・・・・・・・・・・・・・・・・
高濃度砒素イオン注入されたソースドレイン １３．２３・・・・・・・・・・シリコン窒化膜１５．
２５ ・・・・・・ホウ素をイオン注入されたＰ型
層 １６．２６・・・・・・・・・・絶縁膜側壁近傍に形成
されたチャネルストッパ一層 ２７・・・・・・・・・・・・・・・・・・・・レジス
ト層招２図 （ｅ） Ｃｆ）
Ｓトランジスタの製造工程を順を追って示した断面模式
図である。 第２図（ａ）〜（ｆ）は本発明の第１の実施例における
ｎチャネルＭＯ８）ランジスタ形成の主要プロセスを順
を追って示した図、（ａ）〜ｒｈｌ、 ｆｆｌは断面図
ｆｅｌけ平面図である。 Ｍ３図（ａ）〜（Ｃ）は本発明の第２の実施例における
平坦化プロセスを順を追って示した断面模式図である。 図において １．１１．２１・・・・・・（１００）シリコン単結晶
基板 ２．１２．２２・・・・・・ＳｉＯ□絶縁膜パターン３
・・・・・・・・・・・・・・・ ・・・・多結晶シリ
コン薄膜４．１４．２４・・・ エピタキシャルシリコ
ン層５．１７・・・・・・・・・・・・・ゲート酸化膜
６．１８・・・・・・・・・・・・・多結晶シリコン電
極７・−・・・・・・・・・・・・・・・・・・・・・
高濃度砒素イオン注入されたソースドレイン １３．２３・・・・・・・・・・シリコン窒化膜１５．
２５ ・・・・・・ホウ素をイオン注入されたＰ型
層 １６．２６・・・・・・・・・・絶縁膜側壁近傍に形成
されたチャネルストッパ一層 ２７・・・・・・・・・・・・・・・・・・・・レジス
ト層招２図 （ｅ） Ｃｆ）
Claims (1)
- 少なくとも表面にシリコン単結晶層を備えた基板上に
絶縁膜を形成し、次いで該絶縁膜の所望の部分に開口部
を設け、次いで前記開口部にのみ選択的にシリコンエピ
タキシャル成長させ、前記シリコンエピタキシャル成長
層をデバイス活性領域として用いる半導体装置の製造方
法において、ｎチャネルＭＩＳ電界効果トランジスタを
形成すべき部分のエピタキシャル層表面にｐ型不純物層
を形成し、そのあとこのエピタキシャル層を平担化して
前記、絶縁膜の側壁近傍のｐ型不純物層のみを残すこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15227384A JPS6130047A (ja) | 1984-07-23 | 1984-07-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15227384A JPS6130047A (ja) | 1984-07-23 | 1984-07-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6130047A true JPS6130047A (ja) | 1986-02-12 |
Family
ID=15536897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15227384A Pending JPS6130047A (ja) | 1984-07-23 | 1984-07-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6130047A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653313A (ja) * | 1990-11-30 | 1994-02-25 | Nec Corp | 半導体装置の製造方法 |
| WO2008140250A1 (en) * | 2007-05-14 | 2008-11-20 | Nest Corp. | Reverse gap-fill method for semiconductor device |
| JP2011146700A (ja) * | 2010-01-18 | 2011-07-28 | Samsung Electronics Co Ltd | 最適化されたチャンネル領域を有するｍｏｓトランジスタを具備する半導体素子 |
-
1984
- 1984-07-23 JP JP15227384A patent/JPS6130047A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653313A (ja) * | 1990-11-30 | 1994-02-25 | Nec Corp | 半導体装置の製造方法 |
| WO2008140250A1 (en) * | 2007-05-14 | 2008-11-20 | Nest Corp. | Reverse gap-fill method for semiconductor device |
| JP2011146700A (ja) * | 2010-01-18 | 2011-07-28 | Samsung Electronics Co Ltd | 最適化されたチャンネル領域を有するｍｏｓトランジスタを具備する半導体素子 |
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