JPH0590397A - シリコン・オン・インシユレータ構造体の製造方法 - Google Patents

シリコン・オン・インシユレータ構造体の製造方法

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Abstract

(57)【要約】 【目的】 欠陥のないシリコンをエピタキシャルに成長
させてエピタキシャルシリコンの下側に絶縁層を形成す
る。 【構成】 低温エピタキシャル技法で第１のｐ＋＋シリ
コン層１２を含む積層構造を基板のウェハ１０上に成長
させ、その上に真性シリコン層１４、第２のｐ＋＋シリ
コン層１６、ｐ−シリコン層１８がそれぞれ積層状に形
成される。次にｐ−層１８と第２のｐ＋＋シリコン層１
６と真性シリコン層１４を貫通し第１のｐ＋＋シリコン
層１２内に至る溝２４、２６が形成される。エッチング
がｐ＋＋シリコン層の下側が完全に削り取られるまで長
い間にわたって続けられると真性層１４は除去され、第
１と第２のｐ＋＋シリコン層の間にエアギャップができ
る。酸化工程によってエアギャップの上下に酸化された
シリコン層から成る絶縁層がそれぞれ形成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はシリコン・オン・インシ
ュレータ構造体を得るための方法に係り、詳細には、欠
陥のないシリコンをエピタキシャルに形成し、そのエピ
タキシャルシリコンの下側に絶縁層を形成するための方
法に関する。
【０００２】
【従来の技術】アメリカ特許第３３４５２２２号では、
シリコン及びゲルマニウム等の半導体素子サンプルを石
英反応管に配置し、半導体材料に形成させるための逆導
電形のエピタキシャル層を形成するためにハロゲン化半
導体材料及び水素の気相を用いてエッチングし、最後に
半導体材料の表面に二酸化シリコン被膜を形成すること
によって、半導体を形成する方法が示されている。
【０００３】アメリカ特許第４１２５４２７号では、基
板を酸化させて第１の二酸化シリコン層を成長させ、そ
の第１の二酸化シリコン層の上に窒化シリコン層を形成
し、化学的蒸着法によってマスキング酸化層を成長させ
ることを含む半導体処理方法が示されている。さらにフ
ォトレジストマスクは、基板に形成されるドレイン、ソ
ース及びチャネル領域の下側の領域をマスクするために
そのマスキング酸化層の選択された領域に被着される。
非マスク部分は、フィールド酸化物が成長される領域を
示す。
【０００４】アメリカ特許第４７８６６０９号では、誘
電層が半導体ボディの主要ドーピング領域の上面に沿っ
て配置されている構造を最初に形成することによる半導
体製造方法が示されている。パターン化された絶縁被覆
層は、その誘電層上に位置する非単結晶半導体材料によ
る同様にパターン化されたドーピング層を被覆する。こ
の被覆層は窒化シリコンである。わずかにドーピングさ
れたドレイン構造が望ましい場合、予備の半導体ドーパ
ントはパターン化された層を埋め込みマスクとして使用
して主要領域の選択された部分に少量が添加される。絶
縁材料の追加の層がその頂面に蒸着されて、その追加の
層のほとんどすべては、ドーピングされた非単結晶層の
側壁に隣接する小さな空隙（スペーサ）部分を除いて除
去される。その側壁の空隙部分の厚さは、ドーピング層
の部分をその側壁に沿って酸化するための熱処理を実行
することによって増大する。次に、主要半導体ドーパン
トが、主要Ｓ／Ｄ（ソース／ドレイン）領域を画定する
ために主要領域の選択された部分に添加される。
【０００５】アメリカ特許第３６０７４８０号では、窒
化シリコン及び二酸化シリコンが水素及びフッ化イオン
を含む水性エッチング溶液との比較割合でエッチングさ
れる単一工程のエッチング処理が示されている。この構
造体は、ｐ型拡散ベース領域と、比較的高重量のＮドー
ピング・ガード又は分離リングと、比較的高重量のドー
ピングされたＮ型エミッタ領域とを形成することによっ
て製造される。これらの拡散工程の間に、酸化シリコン
の多段層は前述のそれぞれの拡散の後に連続的に成長さ
れる。
【０００６】アメリカ特許第３７３１３７５号では、例
えばスターティング材料としてｐ型導電形のウェハ、好
ましくは単結晶シリコン構造体を使用して集積半導体構
造を製作する方法が述べられている。二酸化シリコンの
最初の層は熱成長されて、フォトレジスト層はウェハ上
に蒸着される。望ましい部分はＨＦ溶液によってエッチ
ング分離される。Ｎ領域は拡散により形成されて、さら
に酸化サイクルが実行される。酸化層を除去した後に、
Ｎ型導電形領域はウェハの表面にエピタキシャル成長さ
れる。そのエピタキシャル成長された領域の表面で熱酸
化、熱分解蒸着、又はＲＦスパッタリングの内の任意の
一つの方法によって別の二酸化層が形成される。酸化層
の特定領域には、標準フォトリトグラフィ的マスキング
及びエッチング技法によって多数の開口部が形成され
る。能動素子と受動素子を分離して形成するために、望
ましくは、アンダーパス（下側通路）コネクタを形成す
るために、第２の拡散動作が実施される。
【０００７】
【発明が解決しようとする課題】本発明の目的は、欠陥
のない材料のエピタキシャル成長を可能にするシリコン
・オン・インシュレータ構造体を形成するための方法を
提供することである。
【０００８】本発明のもう一つの目的は、欠陥のないエ
ピタキシャル層を有するシリコン・オン・インシュレー
タ構造体を形成し、一連の選択エッチングを施すことに
よってそのエピタキシャル層の下側に絶縁層を形成する
ための方法を提供することである。
【０００９】本発明のまた別の目的は、欠陥のないシリ
コン層が酸化物／エアギャップ・インシュレータ上に位
置されているシリコン・オン・インシュレータ構造体を
提供することである。
【００１０】
【課題を解決するための手段】本発明によるシリコン・
オン・インシュレータ構造体の製造方法は、シリコン基
板に第１のｐ＋＋シリコン層を形成する第１工程と、上
記第１のｐ＋＋シリコン層に真性シリコン層を形成する
第２工程と、上記真性シリコン層に第２のｐ＋＋シリコ
ン層を形成する第３工程と、上記第２のｐ＋＋シリコン
層にｐ−シリコン層を形成する第４工程と、上記ｐ−シ
リコン層と上記第２のｐ＋＋シリコン層と上記真性層を
貫通して上記第１のｐ＋＋シリコン層内へ至る少なくと
も１個の溝を形成する第５工程と、上記少なくとも１個
の溝を適切な材料で充填する第６工程と、エアギャップ
空間を設けるために上記真性シリコン層を除去する工程
であって、上記ｐ−シリコン層と上記第２のｐ＋＋シリ
コン層が上記エアギャップ空間の下側の上記第１のｐ＋
＋シリコン層内に延出する上記少なくとも１個の充填さ
れた溝によって上記エアギャップ上方で支持される第７
工程と、を含むことを特徴とする。
【００１１】
【実施例】シリコン・オン・インシュレータ（以下、Ｓ
ＯＩと称する）は、ソフトエラーに対するその抵抗性及
び寄生容量が排除されるので、バイポーラ及びＣＭＯＳ
デバイス用の基板として非常に有効な構造である。酸化
物上のシリコンの再結晶、ウェハボンディング及び横方
向のエピタキシャル過剰成長等の周知のＳＯＩ製造技術
は、従来式のシリコンウェハと比較して高欠陥密度の影
響を被る。
【００１２】本発明はＳＯＩ構造体を形成するための製
造方法を提供するものであり、そこでは欠陥のない材料
が基板上でエピタキシャルに成長され、さらに一連の選
択エッチングと酸化によって絶縁層がそのエピタキシャ
ルシリコンの下側に形成される。
【００１３】図１には、従来式シリコンウェハ１０の断
面図が加工処理用のスターティング材料として示されて
いる。低温エピタキシャル技法が、ウェハ１０上の第１
のｐ＋＋シリコン層１２と、その第１のｐ＋＋シリコン
層１２上の真性シリコン層１４と、真性シリコン層１４
上の別（第２）のｐ＋＋シリコン層１６と、その第２の
ｐ＋＋シリコン層１６上のｐ−シリコン層１８と、を含
む積層構造を成長させるために使用される。
【００１４】図２で示されるように、ＳｉＯ2 の薄層２
０とＳｉ3 Ｎ4 の薄層２１が従来の低温蒸着技法を用い
て図１の構造の頂面に蒸着されて、次に、層２０、２２
及び１８内を貫通し、ｐ＋＋シリコン層１６内に至る溝
２４、２６が形成される。
【００１５】溝２４、２６に対し側壁を提供するＳｉＯ
2 層２８とＳｉ3 Ｎ4 層３０は、従来式蒸着技法及び反
応性イオンエッチング技法によって形成される。
【００１６】最上部のＳｉ3 Ｎ4 層２２をマスクとして
使用すると、溝２４、２６はさらに真性シリコン層１４
内を貫通してエッチングされて、ｐ＋＋シリコン層１２
内に至ることは図３に示す通りである。
【００１７】例えば、選択ウェットエッチング剤を用い
て真性シリコン層１４の残留物を除去することもでき
る。ｐ＋＋シリコンとＳｉ3 Ｎ4 の双方に対する相対比
率が高くなると、ＫＯＨエッチング剤によって真性シリ
コン層１４をエッチングすることができる。ウェットエ
ッチングは、ｐ＋＋シリコン層１６の下側が完全に削り
取られるまで十分長い間続けられ、層１６、１２間にエ
アギャップができる。溝２４、２６は一方向にのみ延び
ているので、このためシリコン層１６は構造体の端部で
支持される。
【００１８】さらに高圧酸化工程を実行することによっ
て、酸化されたｐ＋＋シリコン層１２から成る下側イン
シュレータと酸化されたｐ＋＋シリコン層１６から成る
上側インシュレータとが形成される。ｐ＋＋シリコン材
料がわずかにドープされたシリコンよりも非常に早く酸
化するために、ｐ＋＋層１２、１６は即座に酸化され、
酸化工程は停止される。溝２４、２６はまた、ＳｉＯ2
又はＢＰＳＧ（ホウ素・リン・シリケートガラス）等の
絶縁材料３２で充填される。この構造体は次にプレーナ
化され、最上部のＳｉＯ2 層２０とＳｉ3 Ｎ4 層２２が
除去される。そして、図４に示された最終構造体は、そ
の後の従来の処理を受けることになる。
【００１９】ここに述べられた処理方法による結果、最
適材料品質を有し、且つ寄生容量がわずかな構造体がで
きる。低温エピタキシーの使用によって層１２、１４及
び１６の成長が可能である。反応性イオンエッチング及
び選択酸化を用いることによって、真性シリコン層１４
をエッチングで除去し、エアギャップ上にシリコン層を
残すことができる。ｐ＋＋シリコン層１２、１４の酸化
によって高品質下側インシュレータを形成することがで
き、ＳｉＯ2 ・オン・エアギャップインシュレータ上に
高品質エピタキシャルシリコンが残る。
【００２０】別の実施例において、溝２４、２６をＳｉ
Ｏ2 又はＢＰＳＧ等の絶縁材料３２の代わりにポリシリ
コンで充填することができる。溝２４、２６を充填した
ポリシリコンはこうして、ＳＯＩアイランドがグラウン
ドで浮遊しないように、低抵抗のグラウンドへの電気経
路を提供する。
【００２１】さらに溝２４、２６を、図面に示されたよ
うな同じ断面を呈する単一の溝、例えばＵ字型又はＨ型
の１個の溝として具体化することもできる。
【００２２】
【発明の効果】本発明は上記のように構成されているの
で、欠陥のないシリコンをエピタキシャルに形成し、そ
のエピタキシャルシリコンの下側に絶縁層を形成するこ
とができる。
【図面の簡単な説明】
【図１】シリコン・オン・インシュレータの製造方法の
連続的工程におけるシリコン・オン・インシュレータの
概略断面図である。
【図２】シリコン・オン・インシュレータの製造方法の
連続的工程におけるシリコン・オン・インシュレータの
概略断面図である。
【図３】シリコン・オン・インシュレータの製造方法の
連続的工程におけるシリコン・オン・インシュレータの
概略断面図である。
【図４】シリコン・オン・インシュレータの製造方法の
連続的工程におけるシリコン・オン・インシュレータの
概略断面図である。
【符号の説明】
１０ シリコンウェハ １２ 第１のｐ＋＋シリコン層 １４ 真性シリコン層 １６ 第２のｐ＋＋シリコン層 １８ ｐ−シリコン層 ２０ ＳｉＯ2 層 ２２ Ｓｉ3 Ｎ4 層 ２４、２６ 溝
フロントページの続き (72)発明者 ポール マーテイン フアーイ アメリカ合衆国10570、ニユーヨーク州プ レザントヴイル、フオツクスウツド ドラ イヴ ５−７ (72)発明者 バーナード ステイール マイアソン アメリカ合衆国10598、ニユーヨーク州ヨ ークタウン ハイツ、カリフオルニア ロ ード 235 (72)発明者 ウイルバー デイヴイツド プライサー アメリカ合衆国05041、バーモント州バー リントン、ヴアン パツテン パークウエ イ 58

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 シリコン基板に第１のｐ＋＋シリコン層
    を形成する第１工程と、 前記第１のｐ＋＋シリコン層に真性シリコン層を形成す
    る第２工程と、 前記真性シリコン層に第２のｐ＋＋シリコン層を形成す
    る第３工程と、 前記第２のｐ＋＋シリコン層にｐ−シリコン層を形成す
    る第４工程と、 前記ｐ−シリコン層と前記第２のｐ＋＋シリコン層と前
    記真性層を貫通して前記第１のｐ＋＋シリコン層内へ至
    る少なくとも１個の溝を形成する第５工程と、 前記少なくとも１個の溝を適切な材料で充填する第６工
    程と、 エアギャップ空間を設けるために前記真性シリコン層を
    除去する工程であって、前記ｐ−シリコン層と前記第２
    のｐ＋＋シリコン層が前記エアギャップ空間の下側の前
    記第１のｐ＋＋シリコン層内に延出する前記少なくとも
    １個の充填された溝によって前記エアギャップ上方で支
    持される第７工程と、 を含むシリコン・オン・インシュレータ構造体の製造方
    法。
  2. 【請求項２】 前記エアギャップ空間の上下に二酸化シ
    リコンの絶縁層を形成するために前記第１と第２のｐ＋
    ＋層を酸化する第８工程をさらに含む請求項１記載のシ
    リコン・オン・インシュレータ構造体の製造方法。
  3. 【請求項３】 前記エアギャップ空間の上下に二酸化シ
    リコン層を形成するために前記第１と第２のｐ＋＋層を
    ウェットエッチングし酸化する第８工程をさらに含む請
    求項１記載のシリコン・オン・インシュレータ構造体の
    製造方法。
  4. 【請求項４】 前記少なくとも１個の溝を充填する前記
    材料は電気的絶縁材料である請求項１記載のシリコン・
    オン・インシュレータ構造体の製造方法。
  5. 【請求項５】 前記少なくとも１個の溝を充填する前記
    材料は二酸化シリコンである請求項１記載のシリコン・
    オン・インシュレータ構造体の製造方法。
  6. 【請求項６】 前記少なくとも１個の溝を充填する前記
    材料はＢＰＳＧ（ホウ素・リン・シリケートガラス）で
    ある請求項１記載のシリコン・オン・インシュレータ構
    造体の製造方法。
  7. 【請求項７】 前記少なくとも１個の溝を充填する前記
    材料は電気導電形である請求項１記載のシリコン・オン
    ・インシュレータ構造体の製造方法。
  8. 【請求項８】 前記少なくとも１個の溝を充填する前記
    材料はポリシリコンである請求項１記載のシリコン・オ
    ン・インシュレータ構造体の製造方法。
JP4020952A 1991-04-01 1992-02-06 シリコン・オン・インシュレータ構造体の製造方法 Expired - Lifetime JPH0779134B2 (ja)

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US07/678,390 US5057450A (en) 1991-04-01 1991-04-01 Method for fabricating silicon-on-insulator structures
US678390 1991-04-01

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Publication Number Publication Date
JPH0590397A true JPH0590397A (ja) 1993-04-09
JPH0779134B2 JPH0779134B2 (ja) 1995-08-23

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JP4020952A Expired - Lifetime JPH0779134B2 (ja) 1991-04-01 1992-02-06 シリコン・オン・インシュレータ構造体の製造方法

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EP (1) EP0507050A1 (ja)
JP (1) JPH0779134B2 (ja)

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