KR940006671B1 - Soi구조의 반도체 장치 제조방법 - Google Patents

Abstract

내용 없음.

Description

SOI구조의 반도체 장치 제조방법

제1도는 종래기술에 의한 SOI구조의 반도체 장치 제조공정 수순도.

제2도는 본 발명에 따른 SOI구조의 반도체 장치 제조공정 수순도.

본 발명은 절연층으로 포위된 실리콘 반도체 웰(well)내에 반도체 장치를 형성하는 소위 SOI(silicon on insulator) 기술로 형성되는 반도체 장치 제조방법에 관한 것이다.

반도체 기판내에 형성한 웰내에 소자를 형성하는 이를테면 CMOS구조에서 볼 수 있듯이 pn접합 분리구조에서는 기생 MOS트랜지스터나 또는 기생 바이폴라 트랜지스터 등의 능동적 기생효과가 발생하여 이에 기인한 래치-업(latch-up) 현상으로 소자가 파괴될 수 있는 문제 또는 소프트에러 등의 문제등을 방지하는 측면에서, 그리고 고밀도화를 위해서 SiO₂와 같은 절연성 기판 위에서 그 측벽 또는 절연층으로 되고 이들 절연층 내부에 실리콘 단결정 웰을 형성하고 이 웰내에 반도체 장치들을 형성하는 SOI기술이 연구개발되고 있다.

이러한 기술의 장점으로는 완전한 소자분리, 고속동작이 가능하며, 래치-업 현상이 없고 소프트에러 현상이 없는, 이를테면 CMOS회로와 같은 반도체 장치의 실현이 가능하며, 소자 간 분리를 위한 절연층의 폭이 단지 사진식각 분해능에 좌우하는 이유, 또는 3차원 소자등으로의 응용이 가능한 이유로 미세화 경향에 따르는 고집적화 실현이 가능한 점등을 들 수 있다

SOI기술에 있어서, SiO₂같은 비정질 절연성 기판 위에는 비정질 또는 폴리 실리콘층을 형성시키기 때문에 침적 형성된 폴리 실리콘에 대한 재결정화 작업을 행하여 SOI구조의 반도체 장치를 실현하였으나, 또다른 접근 방법에 따르면 SIMOX(Seperation by Implanted Oxygen) 공정에 의한 실현, FIPOS(Full Isolation by Porous Oxidized Silicon) 공정에 따른 실현, 또는 ZMR(Zone-Melting Recrystallization)에 의한 실현방법등이 알려져 있다. 이들 기술들은 다양한 문헌들에서 찾아볼 수 있으나 이들 기술들의 문제점은 먼저 SIMOX의 경우 기판내에 매립 형성되는 절연층 형성을 위해 특별히 설계된 산화물 이온 주입기가 요구되고, FIPOS의 경우 이 공정의 실현을 위한 이 공정 특유의 양극 산화의 공정이 요구되며 또한 ZMR의 경우 재결정화 작업이 요구되는 점때문에 최근에 기술은 이들 비효과적 공정을 수반하지 않는 또다른 SOI기술이 개발되었다. 이 기술은 1986년 출간된 IEDM 다이제스트의 814쪽에 개시되어 있고(엠.쿠보타의 제안), 이 기술에 대해 보다 상세히 설명하면 다음과 같다.

제1도(a)∼(d)의 각 단계는 편의상 주요 공정만을 도시한 것이고 이에 준하여 설명한다.

제1도(d)와 같은 단면 구조를 얻기 위해서 먼저 제1도(a)와 같이, 반도체 기판(20)상에 산화막(21)과 질화막(22)을 형성한 후 소자형성을 위한 활성영역외의 비활성 영역에 대해, 적층된 두 절연층을 부분적으로 식각하여 개구부를 형성한 후에 이 개구부를 통해 드러난 실리콘 기판에 대해서 깊이 방향으로 더욱 식각한다. 더욱 식각되는 현상이 제1도(a)에서 점선이하의 부분으로 도시되었다. 개구부에 연한 드러난 실리콘 기판의 표면으로는 다시 산화막(23)을 형성하고 측벽에 대해서는 산화막에 이어 질화막(24) 또한 형성하므로써 이후 처리되는 식각공정시 보호층으로서 작용되도록 한다.

이어서 제1도(b)와 같이 형성된 개구부 바닥부에 대하여 습식식각을 행하므로써 등방성 식각 특성에 따라 활성영역에 대응하는 기판영역의 안쪽으로도 식각되어 양 측벽에서 파여진 형태를 갖게된다. 계속하여 제1도(c)와 같이 노출된 반도체 기판의 형성된 윤곽대로 이 상태에서 열산화 공정을 실시함으로써 절연층인 SiO₂층을 형성한다. 따라서 반도체 기판(20)위에서 SiO₂층(25)이 형성되고 이 SiO₂층 위에 활성영역에 대하여 분리된 단결정 반도체 웰(26)이 존재하게 된다.

분리된(부유된) 단결정 반도체 웰(26) 영역이 외와같이 형성되고 비활성 영역에는 초기 기판 레벨까지 폴리 실리콘층을 매립하고 이 위에 열산화층을 형성한 뒤에, 기판레벨과 동일하게 에치 백하여 평탄화 시킨다.

따라서, 제1도(d)와 같이 절연층으로 분리된 단결정 반도체 웰(26)은 절연층으로 포위되므로서 SOI구조를 이루게 되고, 제1도(e)와 같이 상기 형성된 웰(26)내에 소자를 형성하므로써 SOI구조를 갖는 반도체장치를 실현한다.

이와같은 종래 SOI구조를 갖는 반도체 장치 실현에 있어 나타는 문제점을 다음에 기술한다.

첫째, 제1도(b)의 단계에서 알 수 있듯이 습식식각법에 의한 기판 영역의 측방향 에칭에 대해서 습식에칭은 공정 재현성이 열등하기 때문에 반복 재생산 측면에서 또는 공정 진행시 공정의 어려움을 갖게 하고 수율이 저하되는 원인이 될 수 있다. 더우기 실리콘의 등방성 식각률은 형성되는 활성영역의 크기에 영향을 미쳐 고집적화에 재한요소로 작용한다.

둘째, 제1도(c)와 같이 열산화 공정에 따른 SiO₂층 형성시 이 절연층의 분리된 단결정 반도체 웰(26)에 스트레스가 가해져 특히 미세한 영역일 경우 더욱 문제가 된다.

세째, 제1도(d)와 같이 평탄화를 위해서 공정 제어성이 어려운 에치백 공정이 수반된다는 문제를 안고 있으며, 마지막으로 제1도(e)와 같이 통상의 SOI구조가 갖는 방식의 소자 형성 방법이므로 전체적으로 보아 효과적인 잇점을 제공하지 않는다.

따라서, 본 발명은 이와같은 제반문제점을 해결하기 위해 이루어진 것으로 보다 공정상 융통성이 있고 고집적화에 유리한 또 다른 방식의 SOI구조를 갖는 반도체 장치를 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 공정은 반도체 기판내에 형성하는 불순물 영역을 두개의 영역으로 분리하도록 트렌치를 형성하고, 트렌치 내주면상에 형성시킨 산화층의 일부 즉, 상기 분리된 불순물 영역의 일부를 노출시켜 이 영역으로부터 선택적 에피택셜 성장(SEG) 기법에 의한 반도체 층을 트렌치내에 형성하여 이 SEG층과 그리고 상기 산화층이 형성된 트렌치 내부는 진공상태의 절연영역을 형성토록 하며 상기 SEG층상에 게이트 전극을 형성하여 상기 SEG층으로 분리된 두 불순물 영역과 함께 MOSFET소자를 형성하는 일련의 공정을 포함한다.

본 발명의 MOS소자는 절연층위에 형성되는 소위 SOI구조를 갖는데 이때 절연층으로서 특히 진공 절연영역을 포함하고 있다. 따라서 비유전률이 매우 작은 절연영역이 되어 기생적 커패시턴스가 적은 구조를 갖게 된다.

본 발명은 SEG층을 형성하고 이 층을 소자가 형성되는 기판 영역으로 활용하고 있는데 이층에 인접한타. 막질로부터 여하한 스트레스가 미치지 않아 전기적 특성이 충분히 발휘되는 소자를 구현할 수가 있게 된다.

본 발명은 특히 고집적화 경향에 따른 미세 구조의 반도체 소자 제작에 적용하기 위한 것이다. 본 발명에서 분리된 반도체 불순물 영역간 경계를 짓는 트렌치 영역은 그 폭을 충분히 작게 할 수 있기 때문에 미세한 구조에 용이하게 적용될 수 있다. 이것은 현재의 미세 패턴 가공기술의 한계보다 더 작은 크기의 MOS트랜지스터를 제공할 수 있도록 한다.

이하 본 발명의 구체적인 실시예를 첨부한 도면인 제2(a)∼(e)를 참조하여 상세히 기술한다.

본 발명은 SOI구조이므로 기판의 영향이 거의 무시된다. 본 발명의 장치는 제2도(A)에서 보듯이 비교적 저농도의 기판(1)상에 형성될 수도 있지만 불순물 농도가 높은 기판이어도 무방하다. 기판상의 반도체 소자형성 영역은 기판상에 개구부를 형성하면서 정의된다. 제2도(a)와 같이 개구부는 기판(1)상에 패드산화막(11)과 이 위에 질화실리콘 층(13)을 형성하여 통상의 사진식각 방법으로 개구부를 형성하므로써 활성영역이 정의되는데, 언급한 기판 농도에 관련하여 이 활성영역에 인접한 영역은 소자 분리영역으로 활용될시 저농도 기판에 대해서는 상기 패드 산화막(11) 형성후 이온주입하여 채널 저지층을 형성할 수 있으며, 비교적 불순물 농도가 높은 기판인 경우에는 이러한 공정은 생략된다. 이 공정이 생략될 수 있는 기판 불순물 농도는 적어도 1×10¹⁷㎝^-3이상일 때 채널저지 이온 주입공정이 생략된다.

개구부(19)는 패드 산화막(11)상의 질화 실리콘에 의해 형성되고 개구부 바닥부에는 산화막(11)이 있어 기판(1)은 노출되지 않는다.

이것은 개구부(19)를 통해 이온주입에 의한 불순물 영역 형성시 반도체 기판의 표면을 보호하는데 효과가 있다.

제2도(a)와 같이 개구부(19)에 대응하여 기판 영역상에 불순물 영역(17)이 이온 주입에 의해 형성되었는데 이 영역은 MOS트랜지스터의 소오스와 드레인 영역을 모두 포함하고 있다.

도면에서 보듯이 이온 주입은 경사 이온 주입이 되고 있음을 도시하고 있는데 기판 표면에 대해 수직으로 행하여도 좋다. 경사 이온 주입에 관련해서는 스페이서 형성공정에서 다시 설명된다.

상기 단일층의 불순물 층은 기능상 두 영역을 포함하므로 본 발명은 두개의 영역으로 분리시키도록 트렌치의 형성으로 이를 실현한다. 트렌치의 형성은 제2도(b)와 같이 개구부 측벽상에 스페이서(21)를 형성하고 스페이서로 정의된 개구부 내의 영역을 통해 소정 깊이로 식각해 냄으로써 이루어진다.

스페이서(21)를 형성하기 위해서는 개구부를 포함한 기판 전면에 질화 실리콘막을 침적 형성하여 RIE(Reactive Ion etching)에 의한 건식식각 방법으로 스페이서를 형성하고 계속하여 스페이서로 한정된 개구부의 바닥부를 통해 건식식각 방법으로 패드 산화막(11)과 실리콘 기판(1)을 식각하므로써 트렌치(23)가 형성된다.

트렌치는 동일 폭의 스페이서로 한정된 영역에 기초하여 형성되므로 이에 의한 분리된 불순물 영역은 트렌치 중심부로부터 좌우 대칭으로 형성된다. 또한 트렌치의 폭은 스페이서에 의해 조절되는 것이지만 분리된 양쪽 불순물 영역에 대해 MOS소자의 채널 영역이 되는 것이므로 또한 동시에 게이트 전극의 길이(length)를 결정짓기 때문에 설계에 따라서 스페이서 폭의 조절이 중요하지만, 반면에 소자 크기를 용이하게 제어할 수 있는 공정상의 잇점을 제공한다. 본 발명의 실시예에 따라 이 크기는 0.1∼1.0μm정도로 형성되나 이 크기에 제한없이 본 발명은 적용된다.

여기서 앞서 언급한 불순물 영역 형성을 위한 경사 이온 주입 공정에 대해서 설명한다.

제2도(a)에서 경사 이온 주입(15)은 그 기울어진 정도 즉 tanθ와 질화막(13)의 수직 두께를 서로 곱한값이 상기의 공정에서 형성된 개구부내 측벽의 스페이서 폭에 트랜지스터의 채널 길이를 더한 값과 같거나 그 이하로 하는 조건으로 각도를 조절하여 실시할 수 있다. 그 이유는 tanθ가 너무 클 경우 소오스/드레인영역이 형성될 부위에 이온이 주입되지 않기 때문이다.

본 발명은 SOI구조, 즉 절연층상에 반도체 소자를 형성하는 것이며 따라서 트렌치 내부는 절연물과 반도체 층이 연이어 형성되어야 한다.

본 발명에서는 이하 설명되는 바와같이 두개의 층이 동시에 형성되므로써 본 발명 구조가 완성된다.

상기한 바를 실현하는 본 발명에 따른 제조공정은 다음과 같다. 먼저 제2도(c)와 같이 트렌치 내부는 적당한 물질로 매립되는데 그 이전에 트렌치 내주면상에 얇은 산화층(25)이 형성된다. 이 산화층(25)은 예를들면 열산화 공정으로 형성되는 절연층이며 이 층은 트렌치 형성에 따른 기판의 표면 결함 보상 및 이후 SEG층의 성장 억제를 위한 층으로 작용된다. 본 실시에서 산화막 형성은 산화분위기 압력을 0.01∼0.05atm으로 하여, n⁺이온 주입된 불순물 영역에서는 불순물 농도가 낮은 기판 실리콘 보다 산화막 성장 속도가 빠른 현상을 이용하여 트렌치 내주면 보다 n⁺영역의 산화막을 두껍게 성장시킬 수도 있으며, 이에 따라 트랜지스터의 소오스/드레인의 커패시턴스(기상용량)가 줄어들게 하는 잇점을 제공한다.

SEG기법에 의한 반도체 층의 형성은 성장 원(source]인 노출된 반도체 층이 요구되므로 트렌치 내부의 일부는 SEG에 의한 반도체 층이 형성되도록 상기한 열산화층이 부분적으로 제거되어야 한다. 이를 위해서 트렌치 내주면 상의 산화층 및 질화실리콘층과 다른 식각비를 갖는 물질을 선택하여 트렌치를 매립한다.

본 발명은 트렌치 내주면 상의 형성된 절연층이 산화물이며, 개부부를 지지하는 절연층 및 스페이서는 질화실리콘이므로 따라서 다른 식각비의 트렌치 매립 물질로서 포토레지스트(27)를 사용하여 매립하였다. 매립에 있어서는 채워진 물질에 대해 에치 백 공정으로 트렌치 입구보다 낮은 레벨로 즉 불순물 영역(17)의 일부가 드러날 수 있는 깊이로 한정하여 매립된 상태를 갖게 하고, 제2도(c)의 참조부호 39로 지시된 바와같이 트렌치 상단 측벽 부위의 열산화층(25)을 부분 식각하므로써 기판 실리콘이 노출된다. 제2도(c)는 이때의 상태를 단면으로 도시한 것이다.

이 영역은 SEG기법이 적용될 수 있는 실리콘 종자 영역(silicon seed area ; SSA)이 되며 이 SSA형성을 위해 사용된 트렌치 매립 물질을 모두 제거한다. 따라서, 트렌치 상단부의 측벽의 일부에는 SSA(39)가 형성되고 트렌치 내부는 매립되기 전에 공동화된 상태로 복귀한다.

다음에, 언급한 바와 같이 SOI구조를 위한 절연층과 반도체층을 동시에 형성하기 위해서, 온도는 800∼900℃, 진공도는 50∼100Torr의 조건하에 SiH₂Cl₂와 HCl가스를 사용하여 SSA(39)로부터 SEG기법 의한 반도체 층(이하 SEG층)을 형성시켜 나간다. SSA(39)로부터 트렌치 양측벽에서부터 SEG층이 형성되면서 제2도(d)와 같이 양측의 SEG층은 서로 맞닿으면서 SEG에 의한 반도체 층(31)과 이 층을 포함하여, 진공화된 트렌치 내부의 형성된 보이드(void)(29)는 절연층으로 작용하는 SOI구조가 완성된다.

통상적인 SOI구조에서의 절연체로는 산화막이 사용되는데, 이 실리콘 산화막은 비유전율이 3.9정도이다. 그러나 본 발명에서는 절연체로서 진공상태를 이용하고 있으며, 진공상태의 비유전율은 1.0이기 때문에 유전상수가 가장 낮으며, 따라서 기생적 커패시턴스가 가장 작은 SOI구조가 되는 것이다.

이어서, 제2도(e)와 같이 상기 성장된 SEG층 상에 게이트 산화막(33) 및 게이트 전극(35)을 형성하여 상기 SEG층 양측에 형성된 불순물 영역(17)과 함께 MOS트랜지스터가 완성되며 이 소자는 진공화된 절연체(29)위에 형성되고 있다.

상기 게이트 전극 형성시 MOS트랜지스터의 채널 길이는 초기 공정시 개구부 및 질화막 스페이서의 크기에 의하여 결정됨을 알 수 있고, 따라서 미세 패턴 가공기술의 한계보다 더 작은 크기의 MOS트랜지스터를 제작하게 하는 장점이 본 발명에서 제공되는 것이다.

또한 상기 게이트 산화막(33) 형성전에 SEG층의 일부를 표면으로부터 식각하면 SOI구조에서 SEG층의 두께를 보다 얇게 가져갈 수 있으므로, 따라서 소자 동작 특성이 우수한 MOS소자를 얻을 수 있다.

이상 상세히 기술한 바와같이, 본 발명에서는 트렌치 내부를 진공상태로 남겨둔 제 SOI구조를 제작하기 때문에 기생 커패시턴스가 적은 구조가 되며, 공정이 간단하여 고집적화 실현에 잇점을 주고, 스트레스와 무관한 구조를 형성케 하는 장점을 갖는다.

Claims (13)

1. 반도체 기판의 선택된 활성영역상에 불순물 층을 형성하는 공정 ; 반도체 기판내에 형성한 불순물 영역을 두개의 영역으로 분리하도록 트렌치를 형성하여 그 내주면에 산화층을 형성하는 공정 ; 상기 불순물층에 대응하는 트렌치 내주면 상에 형성시킨 산화층의 일부를 식각하여 기판을 노출시켜 이 영역으로부터 선택적 에피텍셜 성장 기법에 의한 반도체 층(SEG)층)을 트렌치내에 형성하여 이 SEG층과 이 층 밑의 트렌치 내부가 진공상태의 절연영역으로 되어 SOI구조를 갖게 하는 공정 ; 상기 SEG층 상에 게이트 전극을 형성하여 상기 SEG층으로 분리된 두 불순물 영역과 함께 SOI구조에 의한 반도체 장치가 형성됨을 특징으로하는 SOI구조의 반도체 장치 제조방법.
2. 제1항에 있어서, 상기 반도체 기판은 적어도 1×10¹⁷cm^-3이상의 고농도 기판인 것을 특징으로 하는 SOI구조의 반도체 장치 제조방법.
3. 제1항에 있어서, 상기 반도체 기판은 1×10¹⁷cm^-3미만의 저농도 기판일 때 패드 산화막 형성 후 기판과 동일 도전형의 불순물을 주입하여 비활성 영역에 대해 채널 저지층을 형성하는 단계를 더 포함함을 특징으로 하는 SOI구조의 반도체 장치 제조방법.
4. 제1항에 있어서, 활성영역의 정의는 반도체 기판상에 패드 산화막과 질화막의 증착 및 질화막의 부분 식각으로 활성영역에 대응하는 개구부 형서에 의해 정의됨을 특징으로 하는 SOI구조의 반도체 장치 제조방법.
5. 제1항에 있어서, 상기 선택된 활성영역상에 불순물 층을 형성하는 공정은 이온 주입 공정인 것을 특징으로 하는 SOI구조의 반도체 장치 제조방법.
6. 제1항에 또는 제4항에 있어서, 상기 트렌치 형성은 개구부 측벽상에 질화 실리콘에 의한 스페이서 형성후 한정된 개구부내 영역에 대해 건식식각 방법으로 형성됨을 특징으로 하는 SOI구조의 반도체 장치 제조방법.
7. 제5항에 있어서, 상기 이온 주입 공정은 각(θ) 이온 주입 공정으로 tanθ와, 개구부를 지지하는 질화막 두께와의 곱이 개구부내 스페이서 폭에 트랜지스터의 채널 길이를 더한 값과 같거나 또는 그 이하인 것을 특징으로 하는 SOI구조의 반도체 장치 제조방법.
8. 제1항에 있어서, 상기 SEG를 형성하기 전에, 트렌치 내에 산화물과 다른 식각비의 매립물질을 채우고, 트렌치의 깊이 방향으로 트렌치 산화층의 일부가 드러나도록 에치 백하고, 드러난 산화막을 식각하여 불순물 영역이 노출되도록 하는 산화층의 일부 노출공정과 트렌치내 매립된 상기 매립물질을 모두 제거하는 공정을 더 포함하여 이루어짐을 특징으로 하는 SOI구조의 반도체 장치 제조방법.
9. 제8항에 있어서, 상기 트렌치내 매립되는 물질은 포토레지스트인 것을 특징으로 하는 SOI구조의 반도체 장치 제조방법.
10. 제8항에 있어서, 산화층의 일부 노출된 깊이는 불순물 영역의 길이보다 얕게 형성됨을 특징으로 하는 SOI구조의 반도체 장치 제조방법.
11. 제1항에 있어서, 트렌치 내주면상의 형성되는 산화층은 열산화층으로서, 트렌치 벽을 구성하는 불순물 영역상의 산화층은 산화 분위기 압력이 0.01∼0.05atm하에서 기판 영역상의 산층층보다 두껍게 형성됨을 특징으로 하는 SOI구조의 반도체 장치 제조방법.
12. 제1항에 있어서, 상기 SEG층위에 게이트 전극 형성시 SEG층을 일부 식각하여 층 두께를 얇게 하고, 게이트 산화막 및 전극을 형성함을 특징으로 하는 SOI구조의 반도체 장치 제조방법.
13. 제1항에 있어서, 상기 SEG층위에 게이트 전극 형성시 SEG층위에 열산화막을 형성시켜 이 산화막을 제거하므로써 SEG충을 얇게하고, 게이트 산화막 및 전극을 형성함을 특징으로 하는 SOI구조의 반도체장치 제조방법.