KR930009119A - Soi 구조의 반도체 장치 제조방법 - Google Patents

Soi 구조의 반도체 장치 제조방법 Download PDF

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KR930009119A KR1019910017901A KR910017901A KR930009119A KR 930009119 A KR930009119 A KR 930009119A KR 1019910017901 A KR1019910017901 A KR 1019910017901A KR 910017901 A KR910017901 A KR 910017901A KR 930009119 A KR930009119 A KR 930009119A
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Abstract

반도체 기판의 선택적 활성영역상에 불순물 층을 형성하는 공정; 반도체 기판내에 형성한 불순물 영역을 두 개의 영역으로 분리하도록 트렌치를 형성하여 그 내주면에 산화층을 형성하는 공정; 상기 불순물층에 대응하는 트렌치 내주면 상에 형성시킨 산화층의 일부를 노출시켜 이 영역으로부터 선택적 에피텍셜 성장기법에 의한 반도체층(SEG층)을 트렌치내에 형성하여 이 SEG층과 이 층 밑의 트렌치 내부가 진공상태의 절연영역으로 되어 SOI 구조를 갖게 하는 공정; 상기 SEG층 상에 게이트 전극을 형성하여 상기 SEG층으로 분리된 두 불순물 영역과 함께 SOI 구조에 의한 MOSFET등의 반도체 장치가 형성됨을 특징으로 하는 SOI 구조의 반도체 장치 제조방법.

Description

SOI 구조의 반도체 장치 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 SOI 구조의 반도체 장치 제조 공정 수순도이다.

Claims (13)

  1. 반도체 기판의 선택적 활성영역상에 불순물 층을 형성하는 공정; 반도체 기판내에 형성한 불순물 영역을 두 개의 영역으로 분리하도록 트렌치를 형성하여 그 내주면에 산화층을 형성하는 공정; 상기 불순물층에 대응하는 트렌치 내주면 상에 형성시킨 산화층의 일부를 노출시켜 이 영역으로부터 선택적 에피텍셜 성장기법에 의한 반도체층(SEG층)을 트렌치내에 형성하여 이 SEG층과 이 층 밑의 트렌치 내부가 진공상태의 절연영역으로 되어 SOI 구조를 갖게 하는 공정; 상기 SEG층 상에 게이트 전극을 형성하여 상기 SEG층으로 분리된 두 불순물 영역과 함께 SOI 구조에 의한 반도체 장치가 형성됨을 특징으로 하는 SOI 구조의 반도체 장치 제조방법.
  2. 제1항에 있어서, 상기 반도체 기판은 적어도 1×1017㎝-3이상의 고농도 기판인 것을 특징으로 하는 SOI 구조의 반도체 장치 제조방법.
  3. 제1항에 있어서, 상기 반도체 기판은 적어도 1×1017㎝-3미만의 저농도 기판일 때 패드 산화막 형성후 기판과 동일 도전형의 불순물을 주입하여 비활성 영역에 대해 채널 지지층을 형성하는 단계를 더욱 포함함을 특징으로 하는 SOI 구조의 반도체 장치 제조방법.
  4. 제1항에 있어서, 활성영역의 정의는 반도체 기판상에 패드 산화막과 질화막의 증착 및 질화막의 부분 식각으로 활성영역에 대응하는 개구부 형성에 의해 정의됨을 특징으로 하는 SOI 구조의 반도체 장치 제조방법.
  5. 제1항에 있어서, 상기 선택적 활성영역상에 불순물 층을 형성하는 공정은 이온 주입 공정인 것을 특징으로 하는 SOI 구조의 반도체 장치 제조방법.
  6. 제1항 및 제4항에 있어서, 상기 트렌치 형성은 개구부 측벽상에 질화 실리콘에 의한 스페이서 형성후 한정된 개구부내 영역에 대해 건식식각 방법으로 형성됨을 특징으로 하는 SOI 구조의 반도체 장치 제조방법.
  7. 제5항에 있어서, 상기 이온 주입 공정(θ) 이온 주입 공정으로 tanθ와, 개구부를 지지하는 질화막 두께와의 곱이 개구부내 스페이서 폭에 트랜지스터의 채널 길이를 더한 값과 같거나 또는 그 이하인 것을 특징으로 하는 SOI 구조의 반도체 장치 제조방법.
  8. 제1항에 있어서, 상기 SEG를 형성을 위한 공정은 트렌치 내에 산화물과 다른 식각비의 매립물질을 채우고, 트렌치의 깊이 방향으로 트렌치 사화층의 일부가 드러나도록 에치 백하고, 드러난 산화막을 식각하여 불순물 영역이 노출되도록 하는 산화층의 일부 노출공정과 트렌치내 매립된 상기 매립물질을 모두 제거하는 공정으로 이루어짐을 특징으로 하는 SOI 구조의 반도체 장치 제조방법.
  9. 제8항에 있어서, 상기 트렌치내 매립되는 물질을 포토레지스트인 것을 특징으로 하는 SOI 구조의 반도체 장치 제조방법.
  10. 제8항에 있어서, 산화층의 일부 노출된 깊이는 불순물 영역의 길이보다 얇게 형성됨을 특징으로 하는 SOI 구조의 반도체 장치 제조방법.
  11. 제1항에 있어서, 트렌치 내주면상의 형성되는 산화층은 열산화층으로서, 트렌치 벽을 구성하는 불순물 영역상의 산화층은 산화 분위기 압력이 0.01~0.05atm 하에서 기판 영역상의 산화층보다 두껍게 형성됨을 특징으로 하는 SOI 구조의 반도체 장치 제조방법.
  12. 내용없음.
  13. 제1항에 있어서, 상기 SEG층위에 게이트 전극 형성시 SEG층위에 열산화막을 형성시켜 이 산화막을 제거하므로써SEG층을 얇게 하고, 게이트 산화막 및 전극을 형성함을 특징으로 하는 SOI 구조의 반도체 장치 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910017901A 1991-10-11 1991-10-11 Soi구조의 반도체 장치 제조방법 KR940006671B1 (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970058052A (ko) * 1995-12-21 1997-07-31 윤종용 입체 영상 디스플레이 시스템
KR100403519B1 (ko) * 2001-03-07 2003-10-30 재단법인서울대학교산학협력재단 실리콘 이중막 전력 트랜지스터 및 그 제조 방법

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