KR930001483A - 절연 게이트 전계 효과 트랜지스터 구조물 및 이의 제조 방법 - Google Patents

절연 게이트 전계 효과 트랜지스터 구조물 및 이의 제조 방법 Download PDF

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KR930001483A
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Abstract

내용 없음

Description

절연 게이트 전계 효과 트랜지스터 구조물 및 이의 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 양호한 실시예의 트랜지스터의 단면도.
제2도 내지 제12도는 본 발명의 제1실시예에 따른 NMOS트랜지스터의 제조 단계를 도시한 단면도.
제13도 내지 제18도는 본 발명의 제2실시예에 따른 NMOS트랜지스터의 제조 단계를 도시한 단면도.

Claims (29)

  1. 반도체 기판, 농후하게 도프된 영역, 제1의 선택된 도핑 농도 및 접합 깊이를 갖는 제1의 희박하게 도프된 영역 및 제2의 선택된 도핑 농도 및 접합 깊이를 갖는 제2의 희박하게 도프된 영역을 포함하는 드레인 영역, 소오스 영역, 상기 소오스 영역과 상기 드레인 영역을 분리하는 채널 영역, 상기 채널 영역, 상기 제2의 희박하게 도프된 드레인 영역 및 상기 제2의 희박하게 도프된 소오스 영역 위에 형성된 절연층 및 상기 절연층 위에 형성된 게이트를 포함하고, 상기 제1의 선택된 도핑 농도 및 접합 깊이가 상기 제2의 선택된 도핑 농도 및 접합 깊이에 무관하게 제어될 수 있는 것을 특징으로 하는 절연 게이트 전계 효과 트랜지스터.
  2. 제1항에 있어서, 상기 소오스 영역이 농후하게 도프된 영역, 상기 제1의 선택된 도핑 농도 및 접합 깊이를 갖는 제1의 희박하게 도프된 영역 및 상기 제2의 선택된 도핑 농도 및 접합 깊이를 갖는 제2의 희박하게 도프된 영역을 포함하는 것을 특징으로 하는 트랜지스터.
  3. 제2항에 있어서, 상기 소오스의 상기 농후하게 도프된 부분위에 형성되어 융기된 소오스 영역 및 상기 드레인의 상기 희박하게 도프된 부분위에 형성되어 융기된 드레인 영역을 더 포함하는 것을 특징으로 하는 트랜지스터.
  4. 제2항에 있어서, 상기 게이트에 인접하여 형성된 제1 및 제2의 측벽 스페이서들을 더 포함하고, 상기 제1의 측벽 스페이서가 상기 소오스의 상기 제2의 희박하게 도프된 부분 위에 형성되며, 상기 제2의 측벽 스페이서가 상기 드레인의 상기 제2의 희박하게 도프된 부분위에 형성되는 것을 특징으로 하는 트랜지스터.
  5. 제1항에 있어서, 상기 게이트내에 형성된 절연 영역을 더 포함하는 것을 특징으로 하는 트랜지스터.
  6. 제1항에 있어서, 상기 게이트가 폴리실리콘으로 이루어지는 것을 특징으로 하는 트랜지스터.
  7. 제6항에 있어서, 상기 게이트내에 형성된 매립된 이산화 실리콘을 더 포함하는 것을 특징으로 하는 트랜지스터.
  8. 제1항에 있어서, 필드 산화물 및 상기 기판상의 다른 트랜지스터들로부터 이 트랜지스터를 분리시키기 위해 상기 기판내에 형성된 채널 정지부를 더 포함하는 것을 특징으로 하는 트랜지스터.
  9. 반도체 기판을 제공하는 단계, 농후하게 도프된 영역, 제1의 선택된 도핑 농도 및 접합 깊이를 갖는 제1의 희박하게 도프된 영역 및 제2의 선택된 도핑 농도 및 접합 깊이를 갖는 제2의 희박하게 도프된 영역을 포함하는 드레인 영역을 형성하는 단계, 농후하게 도프된 영역, 상기 제1의 선택된 도핑 농도 및 접합 깊이를 갖는 제1의 희박하게 도프된 영역 및 제2의 선택된 도핑 농도 및 접합 깊이를 갖는 제2의 희박하게 도프된 영역을 포함하는 소오스 영역을 형성하는 단계, 상기 소오스 영역과 상기 드레인 영역을 분리시키는 채널 영역, 상기 제2의 희박하게 도프된 드레인 영역 및 상기 제2의 희박하게 도프된 소오스 영역 위에 형성된 절연층을 형성하는 단계 및 상기 절연층위에 게이트를 형성하는 단계를 포함하고, 상기 제1의 선택된 도핑 농도 및 접합 깊이가 상기 제2의 선택된 도핑 농도 및 접합 깊이와 무관하게 제어될 수 있는 것을 특징으로 하는 절연 게이트 전계 효과 트랜지스터를 형성하기 위한 방법.
  10. 제9항에 있어서, 소오스 영역을 형성하는 상기 단계 및 드레인 영역을 형성하는 상기 단계가 상기 반도체 기판내로 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제9항에 있어서, 상기 소오스 영역 및 상기 드레인 영역이 n-형 불순물로 농후하게 도프되는 것을 특징으로 하는 방법.
  12. 제9항에 있어서, 상기 소오스의 상기 제1의 희박하게 도프된 부분 및 상기 드레인의 상기 제1의 희박하게 도프된 부분이 상기 소오스의 상기 제2의 희박하게 도프된 부분 및 상기 드레인의 상기 제2의 희박하게 도프된 부분을 형성하기 전에 형성되는 것을 특징으로 하는 방법.
  13. 제9항에 있어서, 상기 소오스의 상기 농후하게 도프된 부분위에 융기된 소오스 영역을 형성하는 단계 및 상기 드레인의 상기 농후하게 도프된 부분위에 융기된 소오스 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  14. 제9항에 있어서, 상기 게이트에 인접하여 형성된 제1 및 제2의 측벽 스페이서를 형성하는 단계를 더 포함하고, 상기 제1의 측벽 스페이서가 상기 소오스의 상기 제2의 희박하게 도프된 부분 위에 형성되며, 상기 제2의 측벽 스페이서가 상기 드레인의 상기 제2의 희박하게 도프된 부분위에 형성되는 것을 특징으로 하는 방법.
  15. 제9항에 있어서, 게이트를 형성하는 상기 단계가 저압 화합 증착법에 의해 실리콘을 증착시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  16. 제9항에 있어서, 상기 기판상의 다른 트랜지스터로부터 이 트랜지스터를 분리시키기 위해 상기 기판내에 필드 산화물 및 채널 정지부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  17. 반도체 기판의 표면상에 절연층을 형성하는 단계, 제1실리콘 게이트층을 형성한 다음, 얇은 산화물층을 형성하며, 그다음 얇은 질화물층을 형성하고, 상기 제1의 실리콘 게이트층, 상기 얇은 산화물층, 상기 배치가능한 실리콘 게이트층 및 상기 얇은 질화물층을 에칭함으로써 게이트 스택을 형성하는 단계, 제1의 희박하게 도프된 드레인 영역 및 제1의 희박하게 도프된 소오스 영역을 형성하는 단계, 상기 게이트 스택의 측면들 사이에 제1측벽 스페이서 및 제2측벽 스페이서를 형성하는 단계, 상기 제2측벽 스페이서에 인접하여 농후하게 도프된 소오스 영역 및 드레인 영역들을 형성하는 단계, 게이트 트렌치를 형성하기 위해 상기 얇은 질화물층 및 상기 배치가능한 실리콘 게이트층을 제거하는 단계, 상기 게이트 트렌치의 내부 및 외부 벽들상에 질화물 스페이서들을 형성하는 단계, 상기 제1의 실리콘 게이트층의 선택된 부분을 노출시키기 위해 상기 얇은 산화물층을 제거하는 단계, 상기 제1의 실리콘 게이트층 위에 제2실리콘 게이트층을 형성하는 단계, 트랜지스터 트렌치들을 형성하기 위해 상기 질화물 스페이서들을 제거하는 단계, 상기 제1의 실리콘 게이트층 하부의 상기 기판내에 제2의 희박하게 도프된 드레인 영역 및 제2의 희박하게 도프된 소오스 영역을 형성하는 단계 및 선택된 물질로 상기 트랜지스터 트렌치를 채우는 단계를 포함하는 것을 특징으로 하는 절연 게이트 전계 효과 트랜지스터를 제조하는 방법.
  18. 제17항에 있어서, 상기 트랜지스터 트렌치들을 채우는 상기 단계가 실리콘을 화학 증착시킴으로써 달성되는 것을 특징으로 하는 방법.
  19. 제17항에 있어서, 상기 트랜지스터 트렌치들을 채우는 상기 단계가 산화물로 화학 증착시킴으로써 달성되는 것을 특징으로 하는 방법.
  20. 제17항에 있어서, 제1의 희박하게 도프된 드레인 및 소오스 영역을 형성하는 단계 이전에 상기 게이트상에 얇은 측벽을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  21. 제17항에 있어서, 채널 정지부를 형성하고 상기 기판상의 트랜지스터와 다른 트랜지스터를 분리시키기 위해 상기 기판내에 필드 산화물을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  22. 반도체 기판의 표면상에 절연층을 형성하는 단계, 선택된 폭의 게이트를 형성하고 상기 게이트 위에 절연층을 형성하는 단계, 상기 게이트의 선택된 부분을 등방성 및 측방향으로 에칭하는 단계, 상기 기판의 일부분을 상기 게이트의 상기 선택된 부분 아래로 도핑함으로써 희박하게 중첩되고 도프된 소오스 및 드레인을 형성하는 단계, 상기 게이트를 상기 선택된 폭을 재형성하는 단계, 상기 기판의 일부분을 상기 게이트에 도핑함으로서 희박하게 비중첩되고 도프된 소오스 및 드레인을 형성하는 단계, 상기 게이트의 측면상에 측벽 스페이서를 형성하는 단계 및 상기 기판의 일부분을 상기 측벽 스페이서에 인접하여 도핑함으로써 농후하게 도프된 소오스 및 드레인 접합부를 형성하는 단계를 포함하는 것을 특징으로 하는 절연 게이트 전계 효과 트랜지스터를 제조하는 방법.
  23. 제22항에 있어서, 상기 게이트가 폴리실리콘으로 이루어지고, 상기 게이트 절연층이 이산화 실리콘으로 이루어지는 것을 특징으로 하는 방법.
  24. 제22항에 있어서, 상기 게이트가 폴리실리콘으로 이루어지고, 상기 절연층이 이산화 실리콘으로 이루어지는 것을 특징으로 하는 방법.
  25. 제22항에 있어서, 게이트를 형성하는 상기 단계가 폴리실리콘층을 증착하고, 상기 폴리실리콘층을 패턴닝하며, 상기 폴리실리콘층을 에칭하고, 상기 폴리실리콘층을 도핑하는 단계를 포함하는 것을 특징으로 하는 방법.
  26. 제22항에 있어서, 상기 도핑 단계가 이온 주입에 의해 수행되는 것을 특징으로 하는 방법.
  27. 제22항에 있어서, 상기 게이트 재형성 단계가 실리콘을 선택적으로 성장시킨 후 상기 선택적으로 성장된 실리콘의 초과량을 비등방성적으로 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  28. 제22항에 있어서, 상기 측벽 스페이서가 산화물로 이루어지는 것을 특징으로 하는 방법.
  29. 제22항에 있어서, 상기 측벽 스페이서가 질화물로 이루어지는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
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