KR930022603A - 수직찬넬 mosfet 및 그 제조방법 - Google Patents
수직찬넬 mosfet 및 그 제조방법Info
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Abstract
본 발명은 종래의 LDD구조 MOSFET를 소오스측의 LDD영역을 없애고 찬넬을 수직으로 배열하여 단위 MOSFET가 차지하는 수평면적을 대폭 축소시킨 것이다. 본 발명은 제1도전형의 반도체 기판상에 세워진 제1도전형의 기둥과, 이 기둥 상부에 형성된 제2도전형의 소오스 영역과, 이 기둥 하부의 제1도 전형의 반도체 기판표면부분에 형성된 제2도전형으로 약하게 도핑된 LDD영역과, 이 기둥 측벽에 절연층을 사이에 두고 형성된 도전물질로 된 게이트 전극과, 이게이트 전극 하측의 LDD영역옆에 형성된 제2도전형의 드레인을 포함하여 구성되는 수직찬넬 MOSFET이다. 또는 제2도전형의 드레인은 게이트 전극 하측의 LDD영역 옆에 일부 하측 부분에만 형성된 것이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 제조공정을 설명하기 위한 단면도.
Claims (11)
- 제1도전형의 반도체 기판상에 세워진 제1도전형의 기둥과, 상기 기둥 상부에 형성된 제2도전형의 소오스 영역과, 상기 기둥 하부의 제1도전형의 도체 기판 표면부분에 형성된 제2도전형으로 약하게 도핑된 LDD영역과, 상기 기둥 측벽에 절연층을 사이에 두고 형성된 도전물질로 된 게이트 전극과, 상기 게이트 전극 하측의 상기 LDD영역 옆에 형성된 제2도전형의 드레인을 포함하여 구성되는 수직찬넬 MOSFET.
- 제1항에 있어서, 상기 제2도전형의 드레인은 상기 게이트 전극 하측의 상기 LDD영역 옆에 이 하측부분의 일부에만 형성된 것이 특징인 수직찬넬 MOSFET.
- 제1, 또는 2항에 있어서, 상기 제1도전형은 n형의 반도체이고, 상기 제2도전형은 p형의 반도체인 것이 특징인 수직찬넬 MOSFET.
- 제1, 또는 2항에 있어서, 상기 제1도전형은 p형의 반도체이고, 상기 제2도전형은 n형의 반도체인 것이 특징인 수직찬넬 MOSFET.
- 수직찬넬 MOSFET의 제조방법에 있어서, (1)제1도전형의 반도체 기판상에 제2도전형으로 약하게 도핑된 LDD영역을 형성하는 단계, (2)LDD영역 표면에 제1버퍼실리콘옥사이드를 형성하고, 그 위 CVD실리콘옥사이드를 두껍게 데포지션한 후, MOSFET의 찬넬이 형성 될 기둥 부분을 사진 식각공정으로 정의하고 그 부분의 CVD옥사이드 및 제1버퍼옥사이드를 식각제거하여 기둥모양의 홀(Hole)를 형성하고, 선택적 에피택시 공정으로 이 홀에 실리콘단결정을 성장시켜서 실리콘단결정 기둥을 형성시킨 후, 제1도전형 도핑공정을 실시하여 제1도전형의 기둥을 형성하는 단계, (3)CVD 옥사이드와 제1버퍼옥사이드를 제거하고, 웨이퍼 표면을 산화시켜서 기둥 주위에 게이트 산화막을 형성시키고, 도프된 폴리실리콘을 데포지션하고 이 폴리실리콘을 이방성 식각하여 기둥주위에 폴리실리콘의 사이드월을 형성시켜서, 기둥 측벽을 완전히 둘러싸는 형태로 된 게이트전극을 형성하는 단계, (4)웨이퍼 표면에 제2버퍼옥사이드를 형성한 후, 제2도전형 불순물 확산공정을 실시하여 기둥 상부에 소오스영역과 게이트전극 밑에 드레인영역을 형성하는 단계를, 포함하여 이루어지는 수직찬넬 MOSFET의제조방법.
- 제5항에 있어서, (1)단계에서 제1도전형은 p형이고, 제2도전형은 n형인 것이 특징인 수직찬넬 MOSFET의 제조방법.
- 제6항에 있어서, (1)단계의 LDD영역을 제2도전형으로 약하게 도핑하는 공정에서 n형 불순물 이온은 인(P)이온을 사용하고 도세지는 5.OE12~5.OE13으로 하며 에너지는 100KeV이하로 한 것이 특징인 수직찬넬 MOSFET의 제조방법.
- 제6항에 있어서, (2)단계의 제1도전형 도핑공정에서 p형 이온으로는 보론을 이용하고, 기판의 농도조절과 VT조절을 동시에 실시하는 것이 특징이 수직찬넬 MOSFET의 제조방법.
- 제6항에 있어서, (4)단계에서 제2도전형 불순물확산공정을 실시하여 게이트 전극하측에 드레인 영역을 형성할때 게이트전극하측 일부에만 n+드레인영역을 형성하는 것이 특징인 수직찬넬 MOSFET의제조방법.
- 제5항에 있어서, (1)단계에서 제1도전형은 n형이고, 제2도전형은 p형인 것이 특징인 수직찬넬 MOSFET의제조방법.
- 제6항에 있어서, (2)단계의 에피택시 공정에서 실리콘단결정의 두께를 조절하여 찬넬 길이를 조절하는 것이 특징인 수직찬넬 MOSFET의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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- 1992-04-17 KR KR1019920006496A patent/KR100242379B1/ko not_active IP Right Cessation
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