KR100979337B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 수직형 트랜지스터(Vertical transistor) 형성 시 필러(Pillar) 패턴 형성을 위한 공정 마진이 감소하고, 패턴이 쓰러지는 문제를 해결하기 위하여, 필러 패턴을 패터닝하지 않고콘택홀 및 에피택셜 성장 공정을 이용하여 형성함으로써, 공정을 단순화할 수 있고 반도체 소자의 제조 수율을 향상시킬 수 있는 기술에 관한 것이다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 수직형 트랜지스터(Vertical transistor) 형성 시 필러(Pillar) 패턴 형성을 위한 공정 마진이 감소하고, 패턴이 쓰러지는 문제를 해결하여, 공정을 단순화할 수 있고 반도체 소자의 제조 수율을 향상시킬 수 있는 기술에 관한 것이다.
최근 디램(DRAM)과 같은 반도체 소자의 경우, 제한된 영역에 더 많은 트랜지스터를 넣어 그 집적도를 높이는 기술이 요구되고 있다. 이를 위하여, 작은 면적에 메모리 셀 소자를 넣는 것이 가능한 수직형 트랜지스터 기술이 제안되었다. 메모리 소자의 경우, 수직형 트랜지스터는 수직형 채널을 둘러싸는 써라운딩 게이트(Surrounding gate) 구조를 제공한다.
이러한 써라운딩 게이트를 4F2에 형성하기 위해 채널 영역을 선택적 등방성 식각하여 채널 영역을 소스/드레인 영역에 비해 더 가늘게 만들어 우수한 소자 특성을 얻을 수 있도록 한다. 결국, 수직형 트랜지스터는 효과적으로 제한된 면적을 사용할 수 있다. 한편, 수직형 트랜지스터는 더 작은 크기의 트랜지스터를 손쉽게 만들 수 있을 것이라고 기대되어 디램(DRAM)뿐만 아니라 다양한 분야의 트랜지스터로 각광을 받고 있다.
여기서, 수직형 트랜지스터는 소자 면적 감소에도 일정한 채널 길이를 유지할 수 있어 단채널 효과에 대해 매우 효과적인 수단이 된다. 특히 써라운딩 게이트는 게이트의 제어력(Gate controllability)을 극대화할 수 있어 단채널 효과(Short channel effect: SCE)를 개선할 수 있을 뿐만 아니라 전류가 흐르는 면적이 가장 넓어 우수한 동작 전류 특성을 제공한다. 따라서 집적도를 증가시키기 위해 수직형 트랜지스터는 더 가늘고 긴 구조를 요구하게 되었다.
그러나, 수직형 트랜지스터의 써라운딩 게이트 형성 시, 높은 종횡비(High aspect ratio)로 인하여 쓰러짐 문제가 발생할 수 있다.
도 1a 내지 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상부에 필러 활성영역을 정의하는 하드마스크 패턴(15)을 형성하고, 하드마스크 패턴(15)을 이용하여 제 1 필러(20)를 형성한다.
도 1b를 참조하면, 하드마스크 패턴(15) 및 제 1 필러(20)를 포함하는 반도체 기판(10) 전면에 스페이서 형성을 위한 산화막(30)을 형성한다.
도 1c를 참조하면, 이방성 식각 공정을 수행하여 스페이서(35)를 형성하고, 스페이서(35), 하드마스크 패턴(15) 및 제 1 필러(20)를 이용한 건식 식각 공정으로 반도체 기판(10)을 일부 더 식각하여 제 2 필러(40)를 형성한다.
도 1d를 참조하면, 제 2 필러(40)의 측벽을 등방성 식각하여 써라운딩 게이트 형성을 위한 제 3 필러(45)를 형성한다. 이때, 필러의 종횡비가 증가하게되므로 쓰러짐 현상이 발생할 수 있다.
도 1e를 참조하면, 제 3 필러(45)를 포함하는 반도체 기판(10) 전면에 게이트 물질을 매립한 후 하드마스크 패턴(15) 및 제 1 필러(20)를 이용한 건식식각 공정으로 제 3 필러(45)의 측벽에 써라운딩 게이트(50)를 형성한다. 그러나, 이 경우에도 수직형 트랜지스터 구조의 종횡비가 증가하게 되므로 쓰러짐 현상이 발생한다. 또한, 식각 공정이 정상적으로 수행되지 못할 경우 써라운딩 게이트간 단락되는 현상도 발생할 수 있다.
상술한 바와 같이, 반도체 소자가 고집적화 되면서 수직형 트랜지스터를 형성하는 경우 수직형 트랜지스터 사이의 간격이 좁아지고 종횡비가 증가하므로, 필러 구조를 형성하는 공정 마진이 현저하게 감소하게 된다. 먼저 매우 작은 CD(Critical Dimension)를 갖는 마스크 형성 공정이 어렵고, 이를 식각하는 공정에서 스트레스로 인하여 수직형 트랜지스터가 쓰러지는 문제가 발생하게 된다. 상기와 같은 현상으로 인한 반도체 소자의 수율이 감소하고, 불필요한 공정이 추가되는 문제가 있다.
본 발명은 필러 패턴을 패터닝하지 않고 콘택홀 및 에피택셜 성장 공정을 이용하여 형성함으로써, 수직형 트랜지스터가 쓰러지는 문제를 해결하고 공정을 단순 화하고 반도체 소자의 제조 수율을 향상시킬 수 있도록 하는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명에 따른 반도체 소자의 제조 방법은,
반도체 기판 상에 수직형 트랜지스터의 필러 영역을 콘택홀 형태로 노출시키는 희생층 패턴을 형성하는 단계와,
상기 필러 영역의 하부 측벽에 써라운딩(Surrounding) 게이트를 형성하는 단계 및
상기 필러 영역에 노출되는 반도체 기판을 시드로 에피택셜 성장 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 희생층 패턴은 실리콘 산화막(SiO2)로 형성하는 것을 특징으로 하고, 상기 써라운딩(Surrounding) 게이트는 도프드 실리콘(Doped Si) 또는 실리콘게르마늄(SiGe)으로 형성하는 것을 특징으로 한다.
아울러, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은,
반도체 기판 상부에 희생층을 형성하는 단계와,
수직형 트랜지스터의 필러 영역을 콘택홀로 정의하는 마스크를 이용하여 상기 희생층을 식각하여 상기 필러 영역을 노출시키는 희생층 패턴을 형성하는 단계와,
상기 필러 영역에 써라운딩(Surrounding) 게이트 물질을 매립하는 단계와,
상기 필러 영역의 중심부에 형성될 채널 영역을 노출시키는 제 1 마스크 패턴을 상기 써라운딩(Surrounding) 게이트 물질 및 상기 희생층 패턴 상부에 형성하는 단계와,
상기 필러 영역을 노출시키는 제 2 마스크 패턴을 상기 제 1 마스크 패턴 상부에 형성하는 단계와,
상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴을 마스크로 상기 써라운딩 게이트 물질을 식각하되, 상기 제 2 마스크 패턴에 의해 노출되는 상기 제 1 마스크 패턴 및 상기 써라운딩 게이트 물질의 상부도 식각하여, 써라운딩 게이트를 형성하는 단계와,
상기 제 1 및 제 2 마스크 패턴을 제거한 후 상기 필러 영역에 노출되는 반도체 기판을 시드로 에피택셜 성장 공정을 수행하는 단계 및
상기 써라운딩 게이트 사이의 에피택셜 성장층에 채널 이온 주입 공정을 수행하고, 상기 채널 이온 주입 영역의 상부 및 하부 에피택셜 성장층에 소스/드레인 영역을 형성하는 것을 특징으로 한다.
여기서, 상기 희생층은 실리콘 산화막(SiO2)로 형성하는 것을 특징으로 하고, 상기 써라운딩(Surrounding) 게이트 물질은 도프드 실리콘(Doped Si) 또는 실리콘게르마늄(SiGe)으로 형성하는 것을 특징으로 하고, 상기 써라운딩(Surrounding) 게이트 물질을 매립한 후 화학적기계적연마(Chemical Mechanical Polishing) 공정을 수행하는 것을 특징으로 하고, 상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴은 식각 선택비가 서로 상이한 것을 특징으로 하고, 상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴은 이중 노광 공정을 이용하여 동시에 형성하는 것을 특징으로 한다.
아울러, 본 발명에 따른 반도체 소자는,
상기와 같은 반도체 소자의 제조 방법으로 제조된 반도체 소자를 특징으로 한다.
본 발명에 따른 반도체 소자 및 그의 제조 방법은 필러 패턴을 쓰러짐의 위험이 높은 건식식각 공정으로 패터닝하지 않고 콘택홀 및 에피택셜 성장 공정을 이용하여 형성함으로써, 공정을 단순화할 수 있고 반도체 소자의 제조 수율을 향상시킬 수 있는 효과를 제공한다.
아울러 상기와 같은 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하에서는 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그의 형성 방법에 관하여 상세하게 설명하는 것으로 한다.
도 2a 내지 도 2f는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도 및 평면도들로, 도 2a (i) 내지 도 2f (i) 는 수직형 트랜지스터 의 단면을 도시한 것이고, 도 2a (ii) 내지 도 2f (ii) 는 그 평면을 도시한 것이다.
도 2a를 참조하면, 반도체 기판(100) 상부에 희생층(120)을 형성한다. 이때, 희생층(120)은 실리콘 산화막(SiO2)로 형성하는 것이 바람직하다.
도 2b를 참조하면, 수직형 트랜지스터가 형성될 영역을 노출시키는 마스크 패턴(미도시)을 희생층(120) 상부에 형성한다.
다음에는, 마스크 패턴을 이용한 건식식각 공정으로 희생층을 식각하여 수직형 트랜지스터의 필러 영역을 노출시키는 희생층 패턴(125)을 형성하고, 마스크 패턴을 제거한다.
이와 같이, 필러를 형성하기 위한 마스크를 콘택 마스크 형태로 형성할 경우 식각 공정 마진이 더 증가하게 된다. 따라서, 필러의 CD를 더 감소시킬 수 있고 쓰러짐의 문제를 걱정하지 않아도 된다.
도 2c를 참조하면, 필러 영역 내에 써라운딩 게이트 형성을 위한 물질을 매립한다. 이때, 써라운딩 게이트 물질(130)은 도프드 실리콘(Doped Si) 또는 실리콘게르마늄(SiGe)으로 형성하고, 써라운딩 게이트 물질(130) 상부에는 화학적기계적연마(Chemical Mechanical Polishing) 공정을 수행하는 것이 바람직하다.
도 2d를 참조하면, 써라운딩 게이트 물질(130) 및 희생층 패턴(125) 상부에 제 1 감광막을 형성한다.
다음에는, 수직형 트렌지스터의 채널이 형성될 영역에 노광 및 현상 공정을 수행하여 제 1 감광막 패턴(140)을 형성한다. 이때, 채널이 형성될 영역은 상기 도 1d에서 설명한 제 3 필러(45) 영역이 된다.
그 다음에는, 필러 영역을 노출시키는 제 2 감광막 패턴(145)을 제 1 감광막 패턴 상부에 형성한다. 이때, 제 2 감광막 패턴(145)에 의해 노출되는 제 1 감광막 패턴(140)은 상대적으로 약하게 형성된다.
아울러, 제 1 감광막 패턴(140) 및 제 2 감광막 패턴(145)은 이중 노광 공정을 이용하여 동시에 형성할 수 있다. 이때, 제 1 감광막 패턴(140) 및 제 2 감광막 패턴(145)의 식각 선택비는 서로 상이하게 구비되어야 한다.
상기와 같이 이중 계단 구조의 감광막 패턴을 형성하는 이유는 서로 상이한 식각 선택비를 갖게 하여 제 1 감광막 패턴(140)을 이용하여 써라운딩 게이트 물질(130)을 식각하면서, 제 1 감광막(140) 패턴 및 써라운딩 게이트 물질(130) 상측 일부가 식각되도록 하기 위한 것이다.
따라서, 제 1 감광막 패턴(140) 및 제 2 감광막 패턴(145)이 써라운딩 게이트 물질(130)에 대하여 나타나는 식각 선택비는 제 2 감광막 패턴(145)이 더 크게 되도록 형성하여야 한다. 또한, 이와 같은 조건을 만족하면 감광막 패턴뿐만 아니라 서로 다른 종류의 하드마스크 패턴으로도 가능하다.
도 2e를 참조하면, 제 1 감광막 패턴(140) 및 제 2 감광막 패턴(145)을 마스크로 써라운딩 게이트 물질(130)을 식각하여 써라운딩 게이트(150)를 형성한다.
여기서, 써라운딩 게이트(150)는 상기 도 1e에 도시된 써라운딩 게이트(50)와 동일한 것인데 더 안정적이고 간편하게 형성할 수 있게 되는 것이다.
도 2f를 참조하면, 써라운딩 게이트(150) 사이의 노출 영역을 시드로 하여 에피택셜 성장 공정을 수행한다. 이와 같이 형성된 에피택셜 성장층(160)은 수직형 트랜지스터의 필러가 된다. 이때, 에피택셜 성장층(160)은 상기 도 1e의 제 1 필러(20) 및 제 3 필러(45)가 되고 쓰러짐의 문제는 발생하지 않는다.
그 다음에는, 써라운딩 게이트(150) 내측의 에피택셜 성장층(160)에 채널 이온 주입 공정을 수행하고, 그 상부 및 하부에 소스/드레인 영역을 형성하여 수직형 트랜지스터를 완성한다.
그 다음에는, 희생층 패턴(125)을 제거하고 비트라인 및 캐패시터 형성 공정을 포함한 후속 공정을 진행한다.
상술한 바와 같이, 본 발명은 필러를 직접 패터닝하는 것이 아니라 공정 마진을 좀 더 확보할 수 있는 콘택홀 패턴을 이용하여 형성함으로써, 공정 단계를 감소시키고 쓰러짐 문제와 같은 불량 요인을 제거할 수 있다. 또한, 써라운딩 게이트를 형성하기 위하여 이중 접합 마스크 패턴을 이용하고, 에피택셜 성장 공정을 수행함으로써 반도체 소자의 제조 공정 수율을 향상시킬 수 있다.
도 1a 내지 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2a 내지 도 2f는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도 및 평면도들.
Claims (10)
- 반도체 기판 상에 수직형 트랜지스터의 필러 영역을 콘택홀 형태로 노출시키는 희생층 패턴을 형성하는 단계;상기 필러 영역의 하부 측벽에 써라운딩(Surrounding) 게이트를 형성하는 단계; 및상기 필러 영역의 써라운딩 게이트에 의해 노출되는 반도체 기판을 시드로 에피택셜 성장 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 희생층 패턴은 실리콘 산화막(SiO2)로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 써라운딩(Surrounding) 게이트는 도프드 실리콘(Doped Si) 또는 실리콘게르마늄(SiGe)으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판 상부에 희생층을 형성하는 단계;수직형 트랜지스터의 필러 영역을 콘택홀로 정의하는 마스크를 이용하여 상 기 희생층을 식각하여 상기 필러 영역을 노출시키는 희생층 패턴을 형성하는 단계;상기 필러 영역에 써라운딩(Surrounding) 게이트 물질을 매립하는 단계;상기 필러 영역의 중심부에 형성될 채널 영역을 노출시키는 제 1 마스크 패턴을 상기 써라운딩(Surrounding) 게이트 물질 및 상기 희생층 패턴 상부에 형성하는 단계;상기 필러 영역을 노출시키는 제 2 마스크 패턴을 상기 제 1 마스크 패턴 상부에 형성하는 단계;상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴을 마스크로 상기 써라운딩 게이트 물질을 식각하되, 상기 제 2 마스크 패턴에 의해 노출되는 상기 제 1 마스크 패턴 및 상기 써라운딩 게이트 물질의 상부도 식각하여, 써라운딩 게이트를 형성하는 단계;상기 제 1 및 제 2 마스크 패턴을 제거한 후 상기 필러 영역에 노출되는 반도체 기판을 시드로 에피택셜 성장 공정을 수행하는 단계; 및상기 써라운딩 게이트 사이의 에피택셜 성장층에 채널 이온 주입 공정을 수행하고, 상기 채널 이온 주입 영역의 상부 및 하부 에피택셜 성장층에 소스/드레인 영역을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 희생층은 실리콘 산화막(SiO2)로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 써라운딩(Surrounding) 게이트 물질은 도프드 실리콘(Doped Si) 또는 실리콘게르마늄(SiGe)으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 써라운딩(Surrounding) 게이트 물질을 매립한 후 화학적기계적연마(Chemical Mechanical Polishing) 공정을 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴은 식각 선택비가 서로 상이한 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴은 이중 노광 공정을 이용하여 동시에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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