JP3600591B2

JP3600591B2 - 半導体装置の製造方法

Info

Publication number: JP3600591B2
Application number: JP2002092640A
Authority: JP
Inventors: 浩和藤巻
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2002-03-28
Filing date: 2002-03-28
Publication date: 2004-12-15
Anticipated expiration: 2022-03-28
Also published as: US20030186562A1; JP2003297844A; US6709941B2

Description

【０００１】
【発明の属する技術分野】
本発明は，半導体装置，及び半導体装置の製造方法に関するもので，主にシリコン，ゲルマニウムを材料に用いたシリコン系へテロ接合バイポーラトランジスタに関するものである。
【０００２】
【従来の技術】
バイポーラトランジスタの速度性能は，各種の寄生抵抗，寄生容量，及び真性ベース領域でのキャリア走行時間によって決まる。これらはさらにいくつかの要素に分解することができるが，その中でもベース抵抗（Ｒ_ｂ），コレクタ，ベース接合容量（Ｃ_ｔｃ），真性ベース領域のキャリア走行時間（τ_Ｆ）が寄与率の高いパラメータといえる。ここでτ_Ｆは計測値である最大遮断周波数（ｆ_Ｔｍａｘ）と密接に関連したパラメータである。トランジスタの素子構造はこれらの改善を指針に進化してきたといえる。
【０００３】
ここでｆ_Ｔｍａｘの具体的向上策はベース幅の削減で，このため一般的な縦型素子構造の場合，浅い接合ベース形成技術が高速バイポーラのプロセス開発における重要な技術であった。０．１μｍ以下のベース接合は，注入エネルギー１０ＫｅＶ以下のボロンイオンや２フッ化ボロン（ＢＦ_２）イオンによるイオン注入法，或いはボロンガラスからの固相拡散法等の技術により実現され，ｆ_Ｔｍａｘで３０〜５０ＧＨｚ程度の性能が得られるようになり，これらは現在量産されている。
【０００４】
ところで，このような手法を推し進めてベース層をさらに薄くしていくと，パンチスルー耐圧が低下してしまう問題に突き当たる。このパンチスルー耐圧は，コレクタに加えた逆耐圧のために，コレクタの空乏層が広がってエミッタの空乏層に達してしまう突き抜け現象であり，ベース層の薄膜化に伴い発生確率は高くなる。これを回避するためには，必然的にベースキャリアの高濃度化が必要になる。しかし，ベースキャリア濃度増加は，すでに固溶度レベルに設定されているエミッタキャリア濃度との比率を小さくし，ホールのベース層からエミッタ層への逆注入を増加させるため，ベース電流とコレクタ電流の比である電流増幅率の低下を招く。これは，シリコン（Ｓｉ）バイポーラトランジスタ性能の物理的な限界でもあり，一般的にこの種のデバイスの実用的な速度性能限界はｆ_Ｔｍａｘが７０〜８０ＧＨｚ程度であると考えられていた。
【０００５】
ところが，この限界と思われていた性能を打ち破ることのできる技術が，１９８０年代終盤にＩＢＭ社によって提案された。シリコン−ゲルマニウムヘテロ接合バイポーラトランジスタ（Ｓｉ−Ｇｅ−ＨＢＴ）の発明である。これはベース層に，シリコンよりバンドバンドギャップ（Ｅｇ）の小さいＧｅを約１０％混入させることにより，ベース層のバンドギャップ（Ｅｇ）を狭める技術に基づいている。ＳｉとＧｅではバンドギャップ差があり，Ｓｉへの全固溶で０〜１００％まで組成を連続的に変化させることができる。
【０００６】
文献によるとＳｔｒａｉｎ状態（格子緩和していない範囲）でのＧｅ組成に対するバンドギャップ変化は，ピュアＳｉに対して−７．３ｍｅＶ／Ｇｅ％である。室温の熱エネルギーは約２７ｍｅＶ程度であることを考慮すると，この程度のバンドギャップ差でも，ホールのベースからエミッタへの逆注入に対する電位的バリアとなり，これまでエミッタとベースとのキャリア濃度差で決まっていた注入効率を独立に制御できる因子が得られたことになる。この結果，ベースとエミッタとのキャリア濃度が逆転したようなケースにおいても１００以上の電流増幅率（ｈ_ＦＥ）を得ることが可能となった。
【０００７】
以上述べてきたように，ＳｉへのＧｅ混入により，ベースのバンドギャップを小さくしたＨＢＴでは，ベース濃度を増加させても電流増幅率の低下を回避でき，ベース幅をこれまで以上に薄膜化することが可能で，結果的にｆ_Ｔｍａｘを大幅に増大させることが可能となった。また真性ベースの抵抗率も下げられることになるので，ｆ_Ｔｍａｘ／（Ｒ_ｂ×Ｃ_ｔｃ）で表現される総合的速度性能も向上させることができる。
【０００８】
では次に，代表的な従来技術による製造方法とプロファイル構造を説明する。図１９にプロファイル構造を示す。また図２０にはベース層の選択エピタキシャル成長前後のトランジスタ工程断面図を示す。外部ベース抵抗も含めて高性能化を進めるためには，記載したような自己整合型のトランジスタ構造が必要になる。まず，面方位（１００）のＰ型Ｓｉ基板１９０１には，Ｎ^＋型埋め込み層が形され，その表面にはＮ型のエピタキシャル層が成長されている。また，Ｓｉ基板１９０１上には，熱酸化膜１９０２，ボロンドープＰ^＋型多結晶Ｓｉ層１９０３を順次被着する。ボロンドープＰ^＋型多結晶Ｓｉ層１９０３と熱酸化膜１９０２とを開口した後，Ｓｉ窒化膜１９０４を被着してから異方性エッチングを行い，窒化膜のサイドウォール（ＳＷ），Ｓｉ窒化膜ＳＷ１９０５を形成したのが図２０（ａ）である。
【０００９】
この後，選択エピタキシャル成長によるＳｉ−Ｇｅ層とＳｉ層の成長が行われる。この選択エピタキシャル成長前には，希釈フッ酸（ＨＦ）洗浄にて表面の自然酸化膜を除去した後，まず水分や酸素を１０ｐｐｂ以下に制御した水素雰囲気中にて，９００℃，１５Ｔｏｒｒで５分程度熱処理する。この熱処理は，ＨＦ洗浄後にできた自然酸化膜を完全に除去する目的で行われる。次に６５０℃程度まで温度を下げた後，ジクロルシラン（ＳｉＨ_２Ｃｌ_２）をＳｉソースガス，水素化ゲルマニウム（ＧｅＨ_４）をＧｅソースガス，水素化リン（ＰＨ_３）をＮ型ドーピングガス，ジボラン（Ｂ_２Ｈ_６）をＰ型ドーピングガスとして導入し，さらにＳｉ窒化膜やＳｉ酸化膜に対する成長選択性を確保するために塩化水素（ＨＣｌ）ガスを導入し，エピタキシャル成長を行う。
【００１０】
プロセスステップとしては，まずＳｉ−Ｇｅ層を成長させていくが，Ｇｅはコレクタ側で１５％，エミッタ側で５％となるように濃度に傾斜を持たせる。このコントロールはＧｅＨ_４流量を連続的に変化させて行う。ただし，この温度領域での成長レートは雰囲気中のＧｅＨ_４濃度に律速されるので，これを考慮した制御が要求される。
【００１１】
また伝導型は，最初にリン（Ｐ）を１Ｅ１７ａｔｏｍｓ／ｃｍ^３弱ドープしたＮ型Ｓｉ−Ｇｅ層（１９０６）を４０ｎｍ成長させ，その後ボロン（Ｂ）を１Ｅ１９ａｔｏｍｓ／ｃｍ^３程度ドープしたＰ型Ｓｉ−Ｇｅ層（１９０９）を１０ｎｍ成長させ，最後にノンドープのＳｉ−Ｇｅ層を１０ｎｍ成長させる。全体として約６０ｎｍのＳｉ−Ｇｅ層を成長させる。この時，自己整合的にボロンドープＰ^＋型多結晶Ｓｉ層（１９０３）からもＰ型多結晶Ｓｉのベースリンク部拡散層（１９０７）が成長し，Ｓｉ基板（１９０１）から成長してきたＮ型Ｓｉ−Ｇｅ層（１９０６）とリンクする。
【００１２】
次に温度を７００℃に上昇させた後，キャップＳｉ層（１９０８）を成長させる。膜厚は３０ｎｍでＧｅを含まないピュアなＳｉ層である。この時の工程断面を図２０（ｂ）に示す。こうして，一連のエピタキシャルプロセスにより，トランジスタ活性領域の形成と，これらとベース電極となるＰ^＋型ボロンドープ多結晶Ｓｉ層との自己整合的なコンタクトが行われる。その後のプロセスにてＮ^＋型エミッタ多結晶Ｓｉを生成した後，アニール処理（ＲＴＡ：ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）にてリン（Ｐ）をキャップＳｉ層に拡散させて，ヘテロ接合を形成する。
【００１３】
【発明が解決しようとする課題】
上記で記述したように，ベース層にＳｉ−Ｇｅ層を用いることにより，ベースピークキャリア濃度が１Ｅ１９ａｔｏｍｓ／ｃｍ^３で，ベース幅３００Å程度のトランジスタが製造できるようになり，またＧｅ濃度の勾配を持たせることにより，キャリアの電界加速効果も得られ，ｆ_Ｔｍａｘは１００ＧＨｚを超えるものが実現している。
【００１４】
しかしながら，例えば情報通信分野においては伝送容量の急速な需要拡大に伴い，デバイスに要求される速度性能は，さらに高くなってきている。ガリウムヒ素（ＧａＡｓ）やインジウムリン（ＩｎＰ）等の化合物系デバイスではｆ_Ｔｍａｘで２００ＧＨｚ以上の性能が得られていることから，たとえ１００ＧＨｚを超えるＳｉ系バイポーラトランジスタであっても，過剰な速度性能とはいえず，さらなる高速化が要求されている。ただし，Ｓｉバイポーラトランジスタは製造コストが相対的に低く，品質的にも安定しているため，化合物系デバイスと同等な速度性能が得られれば，性能／コスト比で優位性は極めて高いといえる。
【００１５】
また，Ｓｉ−Ｇｅ−ＨＢＴの登場により，このデバイスの物理的限界は，ベース中のボロンの固溶度によって決まるといえる。Ｓｉ中ボロンの固溶度は１Ｅ２０〜１Ｅ２１ａｔｏｍｓ／ｃｍ^３程度であると考えると，現在のＳｉ−Ｇｅ−ＨＢＴでは，この値に対して１／１０程度の濃度しか実現されていない。その意味で，何らかのプロセス手法を用いて，高いピーク濃度が実現できれば，ベース幅を１５０Å以下に短縮しても，十分なパンチスルー耐圧と電流増幅率が得られるはずである。このようなプロファイル構造を有したＳｉ−Ｇｅ−ＨＢＴが実現できれば，化合物系デバイスと同等かそれ以上の速度性能が得られる可能性がある。
【００１６】
本発明は，従来のＳｉ−Ｇｅ−ＨＢＴが有する上記問題点に鑑みてなされたものであり，本発明の目的は，Ｓｉ中の可能な固溶度にはまだ達していないベース層のボロン濃度をより高濃度にし，ベース層を薄膜化し，物理的な限界にはいまだ達していないＳｉ−Ｇｅ−ＨＢＴの速度性能を，その限界値に限りなく近づけることにある。また，その高い性能が量産時にも再現性が高く，安定した素子特性が得られるようにした，新規かつ改良された半導体装置，及び半導体装置の製造方法を提供することである。
【００１７】
【課題を解決するための手段】
上記課題を解決するため，本発明の第１の観点によれば，半導体装置の製造方法において；Ｎ型の単結晶シリコン基板上に第１のシリコン酸化膜とＰ型多結晶シリコン層とが形成されており，前記Ｐ型多結晶シリコン層上にシリコン窒化膜が形成されており，活性領域となる箇所の上方の前記Ｐ型多結晶シリコン層開口部にシリコン窒化膜のサイドウォールが形成されており，前記第１のシリコン酸化膜が前記開口部より広く開口されており，前記活性領域となる箇所の表面が露出した前記Ｎ型の単結晶シリコン基板上に，シリコンよりバンドギャップの短いＮ型ＩＶ族半導体混晶層を所望の厚みに成長させる第１工程と，前記ＩＶ族半導体混晶層上にノンドープの単結晶シリコン層を所望の厚みに成長させる第２工程と，前記ノンドープの単結晶シリコン層の表面から，所望の濃度でボロン拡散を行う第３工程と，前記シリコン窒化膜のサイドウォール内側に，第２のシリコン酸化膜を含むサイドウォールが形成された後，全面にリンドープのＮ型多結晶シリコン層を成長し，前記Ｎ型多結晶シリコン層に，エミッタ電極とするための加工とリン拡散とを行う第４工程と，を含むことを特徴とする，半導体装置の製造方法が提供される。
【００１８】
ここで，ＩＶ族半導体混晶とは，ＩＶ族（カーボン，シリコン，ゲルマニウム，スズ，鉛）の二種類以上の物質を乱雑に混合した結晶であり，混合したもとの物質の中間の性質を示す。そのため組成を変化させることにより，バンド構造を制御することができる。本発明においては，シリコン−ゲルマニウム，或いはシリコン−ゲルマニウム−カーボンを用いることが好ましい。Ｎ型ＩＶ族半導体混晶層の成長時に直接ボロンドープ層を成長させるのでなく，上記のように，Ｎ型ＩＶ族半導体混晶層上にノンドープ単結晶シリコン層の成長を行って，その表面からボロンの拡散を行うことによって，シリコン層とＩＶ族半導体混晶層の界面でのボロンの偏析効果を利用して，ＩＶ族半導体混晶層表面に，薄層，高濃度のボロンドープ層を得ることができる。
【００１９】
また上記製造方法によって，半導体装置において；エミッタ／ベースのＰＮ接合面とシリコン／IV族半導体混晶ヘテロ接合面が一致し，シリコン表面から拡散されたＰ型不純物であるボロンがシリコン／ IV 族半導体混晶ヘテロ接合界面にて偏析し，ボロン濃度がエミッタ側からベース側にて不連続的に上昇していることを特徴とする半導体装置を提供することができる。
【００２０】
通常ＰＮ接合の位置は，熱処理によって不純物が拡散するため変化し，ＰＮ空乏層内にヘテロ接合がないと正常なＨＢＴの効果が得られないため，位置の合わせこみが必要となるが，本発明ではＰＮ接合面とヘテロ接合が一致しており，またボロンとリンのヘテロ接合界面での急激な濃度変化により，薄層，高濃度のベース層が得られるので，遮断周波数が向上し化合物系デバイスに匹敵する性能を持ち，製造も容易で再現性良く安定したものにすることができる。
【００２１】
また，シリコン−ゲルマニウム−カーボンヘテロバイポーラトランジスタの製造方法において，Ｎ型のシリコン−ゲルマニウム−カーボン層のカーボン濃度が，表面に向かうに従って高くなるようにプロファイルに勾配を持たることにより，ベース内部に電界が発生し，キャリアが加速されより高い性能を持つトランジスタを得ることができる。
【００２２】
さらに，シリコン−ゲルマニウム−カーボン層のカーボン濃度が表面に向かうに従って高くなり，かつ５ｎｍ程度の深さから表面に至るまで急速に増加して，シリコン−ゲルマニウム−カーボン層の平均濃度勾配より大きな勾配を有しているようなプロファイルにすることにより，シリコン層とシリコン−ゲルマニウム−カーボン層との界面での格子定数のミスマッチによるストレスを緩和することができ，性能の劣化や信頼性上の特性変動を防いだトランジスタを得ることができる。
【００２３】
先に記した，ボロン拡散では，最表面に３ホウ化珪素（ＳｉＢ_３）の高濃度層が形成されてしまう場合がある。この濃度がリン濃度より高くなってしまうと，正常なトランジスタ動作ができなくなるため，水素雰囲気中もしくは窒素雰囲気中での熱処理を追加することにより，表面濃度を低下させることが好ましい。
【００２４】
上記熱処理の代わりに，ボロン拡散を行った後，拡散を行った単結晶シリコン層の表面層を所望の厚みで除去することによっても，最表面に形成され不要なボロンの拡散源ともなるＳｉＢ_３層を除去することがでる。この場合，熱処理を加えないので，ベースボロン濃度のピーク濃度が下がり，深く広がってしまうプロファイルの再分布を抑えることができる。
【００２５】
或いは，ボロン拡散を行った後，拡散を行ったシリコン層の表面層を所望の厚みで酸化することにより犠牲酸化膜を形成してから，前記犠牲酸化膜を除去することによっても，最表面の高濃度ボロン層を除去することができる。この犠牲酸化膜の犠牲とは，形成後すぐに除去され，素子部の構造に係わらないという意味で用いている。この方法は犠牲酸化膜厚，つまり除去厚みを正確にコントロールできるので，再現性が良い。
【００２６】
ここで，Ｎ型のシリコン−ゲルマニウム層，或いはＮ型のシリコン−ゲルマニウム−カーボン層の成長前に，Ｎ型のシリコン層を成長させて，ベース電極となるＰ型多結晶シリコンからの成長層とリンクさせてから，アニール処理を行うことにより，リンク部から基板表面までの領域にをボロン拡散させＰ型領域とすることにより，リンク部を確実に高濃度のＰ型領域とすることができる。これによりベース抵抗を低減でき，またコレクタ，ベース接合が全て基板シリコン領域内に形成できるので，良好なトランジスタのＤＣ特性が得られる。
【００２７】
また単結晶シリコン基板に，面方位（１１１）の基板を用い，活性領域上に多結晶シリコン層を成長させて，Ｐ型多結晶シリコン層からの成長層とリンクさせてから，アニール処理を行うことにより，基板表面までをＰ型拡散領域とし，Ｐ型多結晶シリコン層とのリンク部のみの多結晶シリコン層を残して，活性領域上の多結晶シリコン層を除去する方法を用いる。これにより，リンク部のアニール処理が活性ベース部に影響を与えることなく，高濃度のＰ型リンク部を形成することができる。こうして上記と同様にベース抵抗を低減し，性能を向上させることができる。
【００２８】
さらに，シリコン窒化膜のサイドウォールを形成しない構造を適用することにより，シリコン−ゲルマニウム層，或いはシリコン−ゲルマニウム−カーボン層が第１のシリコン酸化膜に対して相対膜厚が厚い場合に起こる，エミッタ，ベース接合の周辺端部がシリコン窒化膜と選択成長領域との界面に形成されることにより，良好な特性が得られない不具合を防ぐことができて，素子設計の自由度が向上する。
【００２９】
ベース層を形成するためのボロン拡散のかわりに，シリコン酸化膜を介したボロンのイオン注入法を用いることもできる。注入後，アニール処理を行うことにより，シリコン−ゲルマニウム層，或いはシリコン−ゲルマニウム−カーボン層の表面にボロンの偏析により，薄く高濃度のベース層を精密に再現性良く形成することができる。
【００３０】
また，ベース層を形成するためのボロン拡散を，シリコン−ゲルマニウム層，或いはシリコン−ゲルマニウム−カーボン層の成長後に行い，その後のシリコン層成長後には行わない方法も用いることができる。この場合は，極めて薄いベース層を形成することができる。
【００３１】
さらに，シリコン−ゲルマニウム層，或いはシリコン−ゲルマニウム−カーボン層の成長後，ノンドープの単結晶シリコン層の代わりに所望のボロン濃度を有するシリコン層を成長してからアニール処理を行い，ボロン拡散は行わない方法を用いることもできる。この場合にも，シリコン−ゲルマニウム層，或いはシリコン−ゲルマニウム−カーボン層の表面にボロンが偏析し，薄く高濃度のベース層を形成できることができ，ボロン拡散法を用いた時に不具合となるＳｉＢ_３が最表面に形成されることもない。
【００３２】
また，エミッタ電極の形成方法について，シリコン酸化膜を含むサイドウォールを形成した後，エミッタ領域となるボロン拡散された単結晶シリコン層をエッチングし，所望のリン濃度で単結晶シリコン層を成長してエッチング領域を埋め込んでＮ型エミッタ層を形成してから，電極を形成することが好ましい。これにより，電極形成後のリン拡散での熱処理は，エミッタ電極のＮ型多結晶シリコン層の活性化率を向上するためだけの目的となるため，低温化，もしくは短時間化でき，濃度分布の広がりを抑えることができる。
【００３３】
またさらに，エミッタ電極の形成方法について，シリコン酸化膜を含むサイドウォールを形成した後，エミッタ領域となるボロン拡散された単結晶シリコン層に所望のリン濃度で拡散を行うことによりＮ型エミッタ層を形成してから，電極を形成する方法を用いることもできる。これにより，上記と同様に電極形成後のリン拡散での熱処理を低温化，もしくは短時間化でき，濃度分布の広がりを抑えることができる。また，シリコングレインに影響されないのでエミッタ，ベース接合を安定して形成することができる。
【００３４】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる半導体素子の製造方法の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００３５】
（第１の実施の形態）
本発明の第１の実施の形態によるバイポーラトランジスタ活性部の断面図を図１に，プロファイル構造を，図３に示す。このプロファイル構造は，代表的な半導体プロセスシミュレータであるＳＰＲＥＭを改良したものであるＳＳＰＲＥＭ４によるシミュレーションにより得られた結果を基にしてある。拡散モデルには高濃度の点欠陥と不純物拡散も考慮された，ＨＩＧＨ．ＣＯＮＣＦＵＬＬ．ＣＰＬモデルを使用した。ベース層からコレクタ層の上層部にかけてはＧｅを１７％含んでいる領域がある。またエミッタは，Ｇｅを含まないピュアなＳｉで，リンをドープしたＮ型の伝導型となっている。ベースとエミッタとのＰＮ接合はこのエミッタ領域のリンとベース領域のボロンとによるキャリア濃度が等しくなった位置に形成されるが，この位置が冶金学的なＳｉとＳｉ−Ｇｅとのヘテロ接合の位置と完全に一致している。さらに，このヘテロ接合界面では偏析現象に基づき，Ｓｉ層からＳｉ−Ｇｅ層への界面にて，ボロン濃度が１桁以上増加している。
【００３６】
また本実施の形態のバリエーションとしてＧｅ濃度をコレクタ側で高く，エミッタ側で低くしてもよい。具体的なケースとして，Ｇｅ濃度をコレクタ側で２５％，エミッタ側で１０％とすると，バンドギャップが連続的に変化して１００ｍＶ強の電位差が発生し，これにより少数キャリアである電子は加速され，τ_Ｆが短くなり，より高い遮断周波数が得られるようになる。ところで一連のシミュレーションではＧｅ組成を１％に設定しているが，現実的には１０％以上の設定を行う。しかし偏析現象としては定性的に違いがないため，以降もこれを基に説明していく。
【００３７】
本実施の形態では，活性ベース幅が１６ｎｍで，ピークボロン濃度が１Ｅ２０ａｔｏｍｓ／ｃｍ^３のプロファイルを有しており，１ｐ秒（ｓｅｃ）程度のτ_Ｆと２．０Ｖ以上のパンチスルー耐圧を兼ね備えたトランジスタ性能が期待できる。
【００３８】
また，上記のＳｉ−Ｇｅエピタキシャル成長が可能で，かつ大量生産に適する減圧エピタキシャル成長装置では，７００℃程度の選択Ｓｉエピタキシャル成長では，ワーストケースとしてオールオーバなシート抵抗ばらつきとして±３０％，膜厚ばらつきとして±２０％程度は避けられない。これはヘテロ接合界面でのリン濃度が２倍程度ばらつくことに相当する。
【００３９】
しかしながら，本実施の形態では，ＳｉとＳｉ−Ｇｅとのヘテロ接合の位置において，ボロン濃度がエミッタ側Ｓｉ層とベース側Ｓｉ−Ｇｅ層との界面にて１桁以上増加している。つまりヘテロ接合界面での偏析によりボロン濃度がこのリン濃度ばらつきを十分吸収できる程増加しているため，形成されるＰＮ接合位置の再現性が極めて高いことがわかる。少なくとも上記のような２倍程度のリン濃度の変動は，プロファイル構造上吸収できることになる。その意味で，Ｓｉ−Ｇｅ−ＨＢＴにおけるエミッタ，ベースの電気的ＰＮ接合位置の安定形成に関しては，高い安定性を有したプロファイル構造といえる。
【００４０】
次に，本プロファイル構造を適用したＨＢＴについて説明する。このトランジスタは自己整合型の構造であり，以下にその製造工程について示す。まず，公知の技術により図２（ａ）に示したようなトランジスタ活性領域となる部分を形成する。ここでＳｉ基板１０１は，Ｐ型の（１００）基板で，アンチモン（Ｓｂ）をドープしてＮ^＋型埋め込み層（図示なし）を形成した後，コレクタ層として，減圧エピタキシャル成長法により，リンを５Ｅ１６ａｔｏｍｓ／ｃｍ^３程度含んだ厚み０．５μｍのＮ型層（図示なし）を形成したものである。
【００４１】
まず，Ｓｉ基板１０１上に熱酸化膜１０２を約９０ｎｍ，その上にボロンドープＰ^＋型多結晶Ｓｉ層１０３を順次被着し，活性領域部を開口した後，Ｓｉ窒化膜１０４を成膜し，異方性エッチングにより，サイドウォールとなるＳｉ窒化膜ＳＷ１０５を形成する。図２（ａ）に示したようにＳｉ窒化膜ＳＷ１０５端間の開口幅は０．４μｍとする。
【００４２】
次に，Ｓｉ窒化膜１０４とＳｉ窒化膜ＳＷ１０５をマスクにしてイオン注入を行い，活性ベース直下のリンを増大させておく。これにより，コレクタ電流値が大きくなった時に，トランジスタの遮断周波数が低下してしまう現象（Ｋｉｒｋ効果）を抑制させることができ，より高い電流値でより高い遮断周波数を得ることができる。
【００４３】
次に，希釈フッ酸（ＨＦ）によりウェハ表面の自然酸化膜を完全に除去した後，エピタキシャル成長装置にて以降の工程を行う。装置としては超高真空化学気相成長（ＵＨＶ−ＣＶＤ）方式でもよいが，本実施の形態では，水素ベースで，酸素と水の濃度を１０ｐｐｂ以下に制御した減圧ＣＶＤ法を用いる。まず最初に９００℃の水素雰囲気で５分間のアニール処理を行う。これは，搬送チャンバからプロセスチャンバへロードする時に，微量存在する酸素と水によりＳｉ表面にごくわずかに生成された酸化膜を完全に除去するために行われる。
【００４４】
次にウェハ温度を６５０℃に低下させ，Ｎ型のＳｉ−Ｇｅ層１０６の成長を行う。ジクロルシラン（ＳｉＨ_２Ｃｌ_２）をＳｉソースガスとして，水素化ゲルマニウム（ＧｅＨ_４）をＧｅソースガスとして，水素化リン（ＰＨ_３）をＮ型ドーピングガスとして，さらにジボラン（Ｂ_２Ｈ_６）をＰ型ドーピングガスとして導入する。そして，Ｓｉ窒化膜やＳｉ酸化膜に対する成長選択性を確保するために塩化水素（ＨＣｌ）ガスも導入する。いずれのガスも酸素や水の濃度を１０ｐｐｂ以下に純化して使用する。
【００４５】
Ｓｉ−Ｇｅ層のＧｅ濃度は約２０％とし，Ｇｅ濃度に傾斜を持たせる場合は，ＧｅＨ_４のガス流量を生成中に連続的に低下させる。この条件でのＧｅ濃度２０％の成長レートは約２０ｎｍ／分で，均一Ｇｅ濃度では約２分間の成長を行い４０ｎｍのＳｉ−Ｇｅ層１０６を成長させる。この時，ボロンドープＰ^＋型多結晶Ｓｉ層１０３からも多結晶Ｓｉが成長し，ベースリンク部拡散層１０７が形成される（図２（ｂ））。次に，温度を７００℃まで昇温させ，Ｓｉの選択成長を行う。成長レートは約２ｎｍ／分で，５分間の成長を行い１０ｎｍのノンドープ単結晶Ｓｉ層１０８を成長させる（図２（ｃ））。
【００４６】
次に，温度を７８０℃まで昇温させた後，Ｂ_２Ｈ_６を０．３ｐｐｍ程度含んだ減圧水素雰囲気中にて，単結晶Ｓｉ層１０８表面からの拡散を行う。これによりＳｉ−Ｇｅ層１０６表面には，ボロンが偏析し，将来真性ベース１０９となるボロンの高濃度層が形成され，先の単結晶Ｓｉ層１０８層はそれより低濃度のボロン拡散層１１０となる。以上の連続処理完了後，ウェハをエピタキシャル成長装置よりアンロードさせる（図２（ｄ））。その後，８００℃の高速加熱処理（ＲＴＯ：ＲａｐｉｄＴｈｅｒｍａｌＯｘｉｄａｔｉｏｎ）により，Ｓｉ露出面を１０Å程度熱酸化させる。このＳｉ表面は，エミッタ，ベース接合端が形成されるところで，欠陥のない安定な状態にするために，この熱酸化の処理が必要となる。
【００４７】
次に全面にＣＶＤ酸化膜１１１を４０ｎｍ程度成膜した後，多結晶Ｓｉを１００ｎｍ程度生成する。次に異方性エッチングにより，この多結晶Ｓｉをサイドウォール（ＳＷ）状に残存させ，ＳＷ多結晶Ｓｉ１１２とする。さらに，この開口部に残存するＣＶＤ酸化膜を異方性エッチングにより除去し，エピタキシャルＳｉ層の表面を露出させる。その後，全面に１Ｅ２１ａｔｏｍｓ／ｃｍ^３リンドープのＮ^＋型多結晶Ｓｉを２００ｎｍ生成させた後，エミッタ電極１１４の加工を行い，最終的な真性ベース１０９と真性エミッタ１１３が形成される（図２（ｅ））。その後，絶縁膜生成，およびコンタクトホールの形成を経て，配線工程へ進む。
【００４８】
尚，Ｓｉ−Ｇｅ成長前にＮ型Ｓｉエピタキシャル成長を行ってもよい。これは基板に直接へテロ成長させるよりは，バッファ層としてＳｉエピタキシャル層を入れた方がよいからである。膜厚は１０ｎｍ程度でよい。また，その直後のＳｉ−Ｇｅ成長時に最初の１０ｎｍ程度はＧｅ濃度を連続的に増加させるプロファイル構造にしてもよい。これは特定の界面でのストレス集中を抑えるためである。
【００４９】
こうして活性領域のベース幅が２５ｎｍ以下で，ボロンピーク濃度が１Ｅ２０ａｔｏｍｓ／ｃｍ^３程度のダブルポリシリコン型自己整合トランジスタが実現できることになる。τ_Ｆやベース抵抗だけでなく，各種の寄生容量と寄生抵抗も低減されており，ｆ_Ｔｍａｘやｆ_ｍａｘが共に１５０ＧＨｚ以上のトランジスタ性能が得られる。
【００５０】
さらに以下の２つの理由により，トランジスタ性能の高い製造再現性も得られる。まず第１にエミッタ，ベース接合とヘテロ接合が自己整合的に一致できるためである。すなわちＳｉとＳｉ−Ｇｅとのヘテロ接合界面が，このヘテロ界面において偏析するからである。ボロンはＳｉ−Ｇｅ中の方が高い濃度となり，リンはその逆である。よってキャップＳｉ層表面からボロンを拡散させていくと，この界面位置で急激にボロン濃度が増加する。それに対して，より高濃度のリンを同様に拡散させていくと，ヘテロ界面で急に濃度が低下する。このことを利用すると，ヘテロ接合位置が正確にＰＮ接合位置と一致することになる。偏析レベルが大きいほど，より大きな工程上の熱処理バラツキや膜厚バラツキを吸収でき，製造再現性を確保するための安定性が高められる。
【００５１】
また第２の理由は，Ｓｉ−Ｇｅエピタキシャル成長時にボロンドーピングしたベース層の成長を行っていない点に起因する。Ｓｉ−Ｇｅのエピタキシャル成長レートやＧｅ組成は，成長温度やＧｅＨ_４流量等の因子に高い感度を持っている。また選択成長は，ウェハ内の成長領域のパターン面積比によっても変化する。このような条件下で，成長時に１０ｎｍ程度のベースプロファイルを再現性よく形成することは困難である。このため，ベース不純物拡散を表面からの熱拡散とすることによって，パターン依存もなく，ドーピング領域を安定に，均一に形成できるようになる。
【００５２】
さらにＢ_２Ｈ_６を含んだ高純度水素雰囲気からのボロン拡散法では，条件設定を最適化すれば，８００℃以下の温度で極めて急峻で，例えば３０ｎｍ程度の深さで，表面ボロン濃度が１Ｅ２１ａｔｏｍｓ／ｃｍ^３程度の拡散も十分に行えることが知られている。この方法での正確にコントロールすべきプロセス因子は，温度とＢ_２Ｈ_６分圧のみであるため，Ｓｉ−Ｇｅエピタキシャル成長時のボロンドーピングより高い再現性が得られ易い。
【００５３】
（第２の実施の形態）
本発明の第２の実施の形態により形成されたバイポーラトランジスタ活性部のプロファイル構造を図４に示す。第１の実施の形態と異なる点は，ベース層をＳｉ−Ｇｅではなくカーボン（Ｃ）を５Ｅ１９ａｔｏｍｓ／ｃｍ^３含んだＳｉ−Ｇｅ−Ｃ層としたことである。Ｃを添加することにより，ヘテロ接合界面での，より高いボロンの偏析が得られる。
【００５４】
偏析現象が起こる理由はいくつかあるが，主要な要因としては，この不純物の異種材料中での拡散速度（拡散係数）の違いがあげられる。ボロンの主な拡散メカニズムは，空孔（Ｖａｃａｎｃｙ）を介した拡散モデルであるが，大多数のＶａｃａｎｃｙにＣを配置させることができれば，拡散係数は低下する。よって拡散係数の大きいＳｉと拡散係数の小さいＳｉ−Ｇｅ−Ｃとの界面でボロンの偏析が発生する。ちなみに６５０℃以下でエピタキシャル成長を行えば，ほぼ１００％のＣをＶａｃａｎｃｙ位置に配置させることが可能であるとの報告がある。
【００５５】
このような材料間でのボロン拡散は，相対的にＳｉ中が最も速く，次にＳｉ−Ｇｅで，最も遅いのがＳｉ−Ｇｅ−Ｃ中である。よって本実施の形態によるＣの添加によるＳｉ−Ｇｅ−Ｃ中では，Ｓｉ−Ｇｅ中よりもより高いボロンの偏析効果が得られ，エミッタ，ベース接合位置作り込みの安定性がより高められる。さらにこの効果により，同じエミッタ中ボロン濃度に対して，より高いベース中ボロン濃度が実現でき，Ｓｉ−Ｇｅ−Ｃ層内のボロン拡散の抑制効果も加わり，結果的により狭く，より高濃度のベース層が実現し，トランジスタの高速性能がさらに高められる。また，ＢｉＣＭＯＳ化や素子のバリエーション増加等の要求において問題となる熱に対しても，性能劣化を抑えられる。
【００５６】
本実施の形態のプロファイル構造を有するトランジスタの製造方法は，第１の実施の形態で記述した製造方法におけるＳｉ−Ｇｅ層形成工程がＳｉ−Ｇｅ−Ｃ層となることのみ異なるが，その他の工程は全く同様であり，説明を省略する。
【００５７】
（第３の実施の形態）
本発明の第３の実施の形態により形成されたバイポーラトランジスタ活性部のプロファイル構造を図５に示す。これは第２の実施の形態のカーボン（Ｃ）プロファイルに傾斜を持たせたものである。ベース，コレクタ接合付近で，１Ｅ１９ａｔｏｍｓ／ｃｍ^３，エミッタ，ベース接合付近で，５Ｅ２０ａｔｏｍｓ／ｃｍ^３としている。Ｃ濃度に傾斜を持たせたことにより，ベース内部に電界が発生し，キャリアが加速される。Ｓｉのバンドギャップは１．１ｅＶで，格子定数は５．４Å，Ｃのバンドギャップは５．６ｅＶで格子定数は３．６Åである。Ｓｉ中のＣ濃度の増加にともない格子定数は狭まり，バンドギャップは広がる。ストレス緩和状態（立方格子）であるならば，バンドギャップは＋４５ｍｅＶ／Ｃａｒｂｏｎ％，格子定数は−０．０１８Å／Ｃａｒｂｏｎ％で，第１の実施の形態では約４１ｍＶの電位差に相当する。ただし，実際は界面のストレス緩和を起こさない状態で，結晶構造が四面体構造なので，この値よりも大きくなる。
【００５８】
このような内部電界をＧｅではなくＣで行っている最大のメリットは，工程上の安定性を高めることにある。すなわち，Ｓｉ−Ｇｅ層の成長レートはＧｅのソースガスであるＧｅＨ_４流量依存が極めて高いため，濃度増加に伴い成長レートは急速に大きくなる。また成長温度等に関しても敏感である。この結果，精度良くベースプロファイルを形成するには，プロセスパラメータの高い再現性や安定性が要求される。これに対して，ＣのソースガスであるＳｉＣＨ_６は，成長レートへの影響が無視できる程小さい。結果的にはプロセス再現性を高めた上で，傾斜Ｇｅと同様な内部電界によるキャリアの加速効果が得られる。
【００５９】
本実施の形態のプロファイル構造を有するトランジスタの製造方法は，第２の実施の形態で記述した製造方法のＳｉ−Ｇｅ−Ｃにおいて，Ｃの濃度に勾配を持たせたプロファイル構造であること以外，その他の工程は全く同様である。
【００６０】
（第４の実施の形態）
本発明の第４の実施の形態により形成されたバイポーラトランジスタ活性部のプロファイル構造を図６に示す。これは第２や第３の実施の形態におけるカーボン（Ｃ）濃度をＳｉ−Ｇｅ−Ｃ層の表面で急速に増加させたプロファイル構造を有したものである。ＳｉとＳｉ−Ｇｅ−Ｃ界面でのＣ濃度を１．５％とし，深さ方向に５ｎｍ程度の範囲で０．１％から連続的に増加させている。
【００６１】
Ｓｉ層とＳｉ−Ｇｅ−Ｃ層界面でのボロンの偏析効果を利用している場合，この界面では格子定数のミスマッチによるストレスが発生し，部分的に結合が切れストレス緩和を起こす可能性がある。これは結晶欠陥となるばかりではなく，信頼性上の特性変動に結びつくことが懸念される。このため，この界面での格子定数のミスマッチを極力抑えることが有効な解決策となる。例えばＧｅ組成比１５％では，０．０３Å程度の格子定数ミスマッチが発生するが，この領域でのＣ濃度を１．６７％とすると格子定数はマッチし，ストレスは発生しない。このＣ組成比をＳｉ−Ｇｅ−Ｃ表面層近傍で連続的に変化させることで，ストレスを平面でなく立体で緩和でき，ストレス集中が抑えられる効果が得られる。
【００６２】
ところで，単にミスマッチを緩和する方法として，従来ではＧｅ組成を接合付近で連続的に変化させる方法が取られていた。しかし一連の本実施の形態では，ヘテロ接合界面での偏析現象を利用しているため，この方法は選択できない。ただし，Ｃ組成を増加させることによって，格子定数不整合を連続的に抑えることができ，さらに偏析効果を高められる。
【００６３】
本実施の形態のプロファイル構造を有するトランジスタの製造方法は，第３の実施の形態で記述した製造方法のＳｉ−Ｇｅ−Ｃにおいて，Ｃ濃度をＳｉ−Ｇｅ−Ｃ層の表面で急速に増加させたプロファイルで構造にすること以外，その他の工程は全く同様である。
【００６４】
（第５の実施の形態）
第５の実施の形態は，第１〜第４の実施の形態における高濃度ベース層形成のためのＢ_２Ｈ_６／Ｈ_２雰囲気からの拡散工程において，拡散後に，約８００℃，２０分間のアニール処理を追加したものである。シミュレーション上のアニール前後のボロン濃度プロファイルを図７（ａ），（ｂ）に示した。アニール後の表面ボロン濃度が下がっているのが確認できる。
【００６５】
Ｂ_２Ｈ_６／Ｈ_２雰囲気からの拡散では，最表面にＳｉＢ_３が形成されてしまうことがある。最表面はボロン濃度が極めて高くなるため，ボロン濃度が最終的にリン濃度より高くなってしまうことが懸念され，そうなれば正常なトランジスタ動作が望めない。そこで，本実施の形態では，ボロン拡散直後にアニールを行い，表面濃度を低下させている。
【００６６】
（第６の実施の形態）
第６の実施の形態も，第５の実施の形態同様，Ｂ_２Ｈ_６／Ｈ_２雰囲気からの拡散で，最表面領域のボロン濃度がリン濃度より高くなってしまうことを防ぐための処置を行う。Ｂ_２Ｈ_６拡散工程後，キャリアガスとＨＣｌ雰囲気にて，キャップＳｉの最表面層を５ｎｍ程度エッチングする。ただしキャップＳｉのエピ厚は１５ｎｍであるとする。エッチング前後のボロン濃度シミュレーション結果を図８（ａ），（ｂ）に示した。
【００６７】
本実施の形態では，最表面の高濃度領域を層成長を行う装置内で連続処理にて除去できるので，不要なボロンの拡散源を除去するとともに，エミッタ中のリン濃度優位性を高められる。またＨＣｌ分圧調整によりエッチングレートもコントロールできるため，短時間での処理が可能である。
【００６８】
（第７の実施の形態）
第７の実施の形態も，第５，第６の実施の形態同様，Ｂ_２Ｈ_６／Ｈ_２雰囲気からの拡散で，最表面領域のボロン濃度がリン濃度より高くなってしまうことを防ぐための処置を行う。まず，Ｂ_２Ｈ_６拡散工程後に，例えば，約７５０℃の酸素中で表面を３ｎｍ程度酸化させる方法を用いて薄い犠牲酸化膜を生成する。その後，希釈ＨＦにて，先の犠牲酸化膜をエッチングすることにより，表面高濃度領域を除去する。シミュレーション上の，ボロン拡散後と，エミッタ電極形成後とのボロン濃度プロファイルをそれぞれ図９（ａ），（ｂ）に示す。
【００６９】
本実施の形態では，Ｂ_２Ｈ_６拡散工程後，ＳｉＢ_３が形成されている最表面領域を熱処理により酸化させ犠牲酸化膜とし，その犠牲酸化膜をエッチングにより除去している。本実施の形態の場合，犠牲酸化膜厚を正確に制御できるため，再現性がよく表面高濃度領域を除去することができる。
【００７０】
（第８の実施の形態）
第８の実施の形態について，工程断面図を図１０に示す。本実施の形態は，第１〜第７までの実施の形態におけるベースリンク部の形成法に改善を加えるものである。まず，Ｓｉ窒化膜のサイドウォールを形成するまでは，第１の実施の形態の製造方法と同様である。次に，Ｓｉ基板上に，Ｎ型エピタキシャルＳｉ１００１を５０ｎｍ成長する。この時，多結晶ベース電極の露出部からもＰ型多結晶Ｓｉ１００２が成長して，Ｎ型エピタキシャルＳｉ１００１とリンクしている（図１０（ａ））。この状態で，９００℃，５分程度エピタキシャル成長装置中で，アニール処理を行い，リンク部からリンク部と接する基板表面までを，Ｐ型リンクベース拡散層１００３にする（図１０（ｂ））。
【００７１】
次に降温させた後，Ｓｉ−Ｇｅ（または，Ｓｉ−Ｇｅ−Ｃ）Ｎ型エピタキシャル層１００４を３００Å成長させる（図１０（ｃ））。さらに連続して，キャップＳｉエピタキシャル層１００５の成長を行う。その後の工程は第１の実施の形態と同様で，ボロンの拡散により，活性ベース１００６ができ，Ｓｉ−Ｇｅ（または，Ｓｉ−Ｇｅ−Ｃ）Ｎ型エピタキシャル層１００４もＰ型Ｓｉ−Ｇｅ（または，Ｓｉ−Ｇｅ−Ｃ）層１００７に変化する（図１０（ｄ））。こうしてＰ型リンクベース拡散層１００３を確実に高濃度のＰ型領域とすることができるので，この部分に起因するベース抵抗が低減する。またコレクタ，ベース接合がすべてＳｉ基板領域内に形成できるので，逆特性も含めて良好なトランジスタのＤＣ特性が得られる。
【００７２】
（第９の実施の形態）
第９の実施の形態について，工程断面図を図１１に示す。第８の実施の形態と同じく，ベースリンク部のプロファイル構造を最適化するものである。ウェハは面方位（１００）でなく，Ｓｉ（１１１）１１０１基板を用いる。第１の実施の形態と同様の方法で図１１（ａ）に示す構造を形成する。次に，Ｓｉ（１１１）基板１１０１上に減圧（ＬＰ）ＣＶＤ法により多結晶シリコンを１００ｎｍ生成した後，約８５０℃で数分間アニールする。
【００７３】
その後，（１１１）面に対する高い選択性を利用して，約５０℃強の水酸化カリウム水溶液（ＫＯＨ）中にて多結晶シリコン層を除去する。この時，多結晶ベース電極となるＰ^＋型多結晶Ｓｉ層１０３からの拡散により，基板とベース電極との多結晶Ｓｉリンク部１１０２を残すようにする。このとき，Ｓｉ（１１１）１１０１基板表面にもボロンの拡散領域１１０３が形成される（図１１（ｂ））。以降の工程は，第１の実施の形態と同様で，Ｓｉ−Ｇｅ（または，Ｓｉ−Ｇｅ−Ｃ）Ｎ型エピタキシャル層１１０４表面に活性ベース１１０５となるボロン層が形成され，その上に，ボロン拡散されたキャップＳｉ層１１０６が形成されている。ただしこの時，単結晶へのボロンの拡散領域１１０７も形成される（図１１（ｃ））。
【００７４】
こうして，第８の実施の形態同様，ベースリンク部を高濃度のＰ型にすることができ，ベース抵抗を低減できる。さらに，リンク部のアニールを活性ベース部の影響をまったく考慮せずに行うことができる。この部分のプロファイル構造は，トランジスタの接合リークに影響するだけでなく，真性ベース以外の外部ベース部の抵抗成分としてＡＣ特性へ影響する。接合容量が増加するが，可能な範囲で深く広く拡散させた方が抵抗値は下がる。
【００７５】
（第１０の実施の形態）
第１０の実施の形態について，工程断面図を図１２に示す。まず，Ｓｉ窒化膜のサイドウォールがない，図１２（ａ）の構造を形成する。次に，前処理を行った後，エピタキシャルリアクタ内の高純度水素雰囲気中にて９００℃，５分程度のアニール処理を行った後，約８００℃にて，Ｎ型のＳｉエピタキシャル層を３０ｎｍ，Ｎ型のＳｉ−Ｇｅ層（またはＳｉ−Ｇｅ−Ｃ層）１２０１を４０ｎｍを順次成長させる。この時，多結晶ベース電極の露出部からもベースリンク部拡散層１２０２が成長して，基板とリンクする（図１２（ｂ））。
【００７６】
次に約８００℃もしくは約８５０℃まで昇温した後，数分〜数１０分程度のアニールを行い，リンク部から基板にかけてボロン拡散を十分に行わせる。その後，キャップＳｉ層１２０３のエピタキシャル成長を行ったのが図１２（ｃ）である。第１の実施の形態同様に，Ｂ_２Ｈ_６／Ｈ_２雰囲気からの拡散で，活性ベース層１２０４を形成する。この時，キャップＳｉ層１２０３はＰ型Ｓｉ層１２０５となる（図１２（ｄ））。
【００７７】
第９までの実施の形態では，ボロンドープ多結晶Ｓｉの側壁にＳｉ窒化膜が存在しているため，この窒化膜底面部が完全に埋め込まれてしまった後は，選択成長はＳｉ窒化膜サイドウォールにその端部を有した状態で，進んでいくことになる。Ｓｉ−Ｇｅ（またはＳｉ−Ｇｅ−Ｃ層）の熱酸化膜に対する相対膜厚が厚くなると，その段階でこのような状況になる。その場合キャップＳｉを成長させ，表面からボロンの気相拡散を行うと，エミッタ，ベース接合の周辺端部が，Ｓｉ窒化膜と選択成長領域の界面に形成される可能性がある。このような場合では良好なエミッタ，ベース接合特性が得られなくなってしまう。このような状況に陥るのは，熱酸化膜のＳｉ−Ｇｅ層もしくは，Ｓｉ−Ｇｅ−Ｃ層に対する相対膜厚を薄く設定した時である。しかしサイドウォールのない状態で選択成長を行うと，エミッタ，ベース接合が，そのような界面に形成されないため，熱酸化膜厚みと選択エピタキシャル成長膜厚みとの律速関係が基本的になくなり，素子設計の自由度が上がる。
【００７８】
（第１１の実施の形態）
第１１の実施の形態について，工程断面図を図１３に示す。Ｓｉ−Ｇｅ層（またはＳｉ−Ｇｅ−Ｃ層）１３０１とキャップＳｉ層１３０２のエピタキシャル成長までは，第１の実施の形態と同じである（図１３（ａ））。次に，プロテクト酸化膜１３０４を約３０ｎｍ被着してから，低エネルギーのイオン注入装置にて，イオン種^１１Ｂ^＋，注入エネルギー５００ｅＶ，ドーズ量２Ｅ１５ａｔｏｍｓ／ｃｍ^２の条件にてボロンの注入を行う（図１３（ｂ））。
【００７９】
その後，注入層の活性化のため，約９５０℃，３０秒にてアニール処理を行い，ボロンの偏析による活性ベース層１３０５がＳｉ−Ｇｅ層（またはＳｉ−Ｇｅ−Ｃ層）表面に形成され，キャップＳｉ層１３０２は，ボロンがドープされＰ型Ｓｉ層１３０６となる（図１３（ｃ））。この工程を用いた通常のＳｉ（１００）基板のベース層のプロファイルは，表面ボロン濃度は２Ｅ２０ａｔｏｍｓ／ｃｍ^３で，濃度が１Ｅ１７ａｔｏｍｓ／ｃｍ^３になるまでの深さは，約３０ｎｍの厚さに形成されている。
【００８０】
こうしてイオン注入法によっても，偏析現象によりキャップＳｉ層よりもボロン濃度が高い真性ベース層１３０２がＳｉ−Ｇｅ層（またはＳｉ−Ｇｅ−Ｃ層）表面部に形成される。本実施の形態では，拡散法ではなく，イオン注入法を用いてボロンのドーピングを行っているため，高精度のプロセスコントロールができ，プロファイルの精密制御，また，再現性を高くできる。
【００８１】
（第１２の実施の形態）
第１２の実施の形態においては，Ｓｉ−Ｇｅ層（またはＳｉ−Ｇｅ−Ｃ層）をエピタキシャル成長後，Ｂ_２Ｈ_６／Ｈ_２雰囲気からのボロン拡散を行う。この時，最表面にＳｉＨ_３層が形成されないように，Ｂ_２Ｈ_６分圧を制御する。その後キャップＳｉ層のエピタキシャル成長を行う。その後，第１の実施の形態同様にリンドープの多結晶Ｓｉを成長させた後，ＲＴＡ処理によりリン拡散を行い活性エミッタ領域の形成を行う。シミュレーション上での拡散後と活性エミッタ領域の形成後とのボロン濃度プロファイルをそれぞれ図１４（ａ），（ｂ）に示す。
【００８２】
本実施の形態では，ＳｉＨ_３層が形成されないようにＢ_２Ｈ_６分圧を制御しながら，かつピーク濃度を２Ｅ２０ａｔｏｍｓ／ｃｍ^３程度に正確に制御することが，容易ではないが，最終ベース幅を極めて薄く形成することができる。
【００８３】
（第１３の実施の形態）
第１３の実施の形態においては，Ｓｉ−Ｇｅ層（またはＳｉ−Ｇｅ−Ｃ層）をエピタキシャル成長後，連続してボロン濃度２Ｅ１９ａｔｏｍｓ／ｃｍ^３のＰ型キャップＳｉエピタキシャル層を例えば１００Å成長させる。さらに連続的に８００℃で３０分間，水素雰囲気下でのアニールを行い，Ｓｉ−Ｇｅ層（またはＳｉ−Ｇｅ−Ｃ層）表面層へボロンを拡散させる。この時，偏析によりキャップＳｉ層のボロン濃度は低下し，Ｓｉ−Ｇｅ層（またはＳｉ−Ｇｅ−Ｃ層）界面のボロン濃度の方が高くなる。シミュレーション上でのアニール前後のボロン濃度プロファイルをそれぞれ図１５（ａ），（ｂ）に示す。その後は，最終的にリンドープされた多結晶Ｓｉからの拡散によりエミッタの形成を行う。
【００８４】
図１６（ａ），（ｂ）には，本実施の形態を用いて，Ｓｉ−Ｇｅ−Ｃ層をエピタキシャル成長後，ボロン濃度約２Ｅ１９ａｔｏｍｓ／ｃｍ^３のＰ型キャップＳｉエピタキシャル層を２００Å成長させてからアニールを行って実際に製作したトランジスタを，ＳＩＭＳ（二次イオン質量分析：試料中の微量不純物元素を深さ方向に分析）を用いて，アニール前後それぞれについて分析した結果を示している。これによると，先のシミュレーションとほぼ同様の結果が得られている。
【００８５】
本実施の形態では，Ｂ_２Ｈ_６／Ｈ_２雰囲気からのボロン拡散は行わず，キャップＳｉ層に高濃度ボロンをドープしてエピタキシャル成長させ，アニール処理による偏析現象により，極めて薄い１０ｎｍ程度のベース幅で，ピークキャリア濃度は１Ｅ２０ａｔｏｍｓ／ｃｍ^３を超える高濃度のベース層を得るものである。拡散法を用いないことにより，最表面にＳｉＢ_３が形成されることもない。
【００８６】
（第１４の実施の形態）
第１４の実施の形態における工程断面図を図１７に示す。第１の実施の形態と同様に，Ｂ_２Ｈ_６／Ｈ_２雰囲気からのボロン拡散を行い，真性ベース部への初期のドーピングが完了した工程断面図を１７（ａ）に示す。ここで１６０１はＮ型エピタキシャルＳｉ層，１６０２は熱酸化膜，１６０３はＰ^＋型多結晶Ｓｉ，１６０４はＳｉ窒化膜，１６０５はＳｉ窒化膜ＳＷ，１６０６はＮ型Ｓｉ−Ｇｅ（またはＳｉ−Ｇｅ−Ｃ）エピタキシャル成長層，１６０７はＳｉ−Ｇｅ（またはＳｉ−Ｇｅ−Ｃ）リンクベース拡散層，１６０８は活性ベース層，そして１６０９はＳｉエピタキシャル層とする。
【００８７】
次に低温での極薄酸化を行った後，ＣＶＤ酸化膜１６１０とＣＶＤ多結晶Ｓｉ１６１１を連続的に生成し，異方性エッチングにて多結晶Ｓｉ層１６１１をエッチングし，ＳＷ状に残存させる。次にこの残存したＳＷ状多結晶Ｓｉをマスクにして，ＣＶＤ酸化膜をエッチングして，Ｓｉエピタキシャル層１６０９を露出させる。次にエピタキシャル成長装置にて８００℃，ＨＣｌ濃度１０００ｐｐｍの水素雰囲気中で，Ｓｉエッチングを行う。これにより約８ｎｍ程度のエッチングを行い，除去領域１６１３を形成する（図１７（ｂ））。その後は，連続的にリン濃度１Ｅ１９ａｔｏｍｓ／ｃｍ^３でＳｉエピタキシャル成長を行い，除去領域を単結晶Ｓｉ層１６１４にて埋め込む（図１７（ｃ））。さらに第１の実施の形態と同様に，リンドープ多結晶Ｓｉを生成し，エミッタ電極１６１５加工を行う（図１７（ｄ））。
【００８８】
本実施の形態では，真性エミッタの形成方法がこれまでとは異なり，リンドープのＳｉエピタキシャル成長を行い形成している。つまりエミッタ電極１６１５となるリンドープＮ^＋多結晶Ｓｉ形成時には，すでに真性エミッタ領域１６１４が形成されているため，ＲＴＡ処理はリンドープＮ^＋型多結晶Ｓｉ層の活性化率を上げることのみが目的となり，処理の低温化もしくは短時間化が可能となる。そのため極薄ベース層の安定形成が可能となる。
【００８９】
（第１５の実施の形態）
第１５の実施の形態における工程断面図を図１８に示す。Ｎ型Ｓｉ−Ｇｅ（またはＳｉ−Ｇｅ−Ｃ）エピタキシャル成長層とボロン拡散後の断面図を図１８（ａ）に示す。次に８００℃のＲＴＯにより，Ｓｉ露出面１７０１を２０Å程度熱酸化させ，その後，全面にＣＶＤ酸化膜１７０２を５０ｎｍ程度生成した後，多結晶Ｓｉ層１７０３を１００ｎｍ程度生成する。次に異方性エッチングにより，この多結晶Ｓｉをサイドウォール状に残存させる。さらに，この開口部に残存するＣＶＤ酸化膜を異方性エッチングにより除去し，エピタキシャルＳｉ層の表面を露出させる（図１８（ｂ））。
【００９０】
次に，これまでと同じエピタキシャルリアクタにて，ＰＨ_３を１００ｐｐｍ程度含んだ水素雰囲気中にて，露出Ｓｉ表面へのリン拡散を行い，真性エミッタ領域１７０４を拡散形成させる（図１８（ｃ））。温度は７５０℃とし，装置へのロード時に酸素や水の汚染物を極力押さえるために，搬送チャンバ部のパージを十分に行い，またロード温度も６００℃程度まで下げる。８５０℃を超えるようなベーキング処理はしない。さらに全面に１Ｅ２１ａｔｏｍｓ／ｃｍ^３リンドープの多結晶Ｓｉ層を２００ｎｍ生成させた後，９００℃，２秒のＲＴＡにてリンの活性化と，多結晶Ｓｉとの界面特性を安定化させ，エミッタ電極１７０５の加工を行う（図１８（ｄ））。
【００９１】
第１４の実施の形態と同様，エミッタ形成時に高温，長時間の熱処理を加えないことにより，高濃度，薄膜のベース層をばらつきを少なく得ることができる。ここで，多結晶Ｓｉのグレインサイズは数１０〜数１００ｎｍであり，このため，１０ｎｍ程度の極浅接合を形成する過程において，局所的な接合深さのばらつきが無視できなくなる可能性がある。偏析現象を利用している一連の実施の形態では，ある程度のばらつきを許容できる構造や方法ではあるが，可能な範囲でリン拡散もばらつきを抑えたい。その点，本実施の形態は，グレインサイズの影響を受けないので，エミッタ，ベース接合を安定形成することができる。
【００９２】
以上，添付図面を参照しながら本発明にかかる半導体装置，及び半導体装置の製造方法の好適な実施の形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００９３】
【発明の効果】
以上説明したように本発明によれば，Ｓｉ−Ｇｅ−ＨＢＴ，またはＳｉ−Ｇｅ−Ｃ−ＨＢＴにおいて，ベース層のドーピングをベース領域のエピタキシャル成長時に行わず，Ｓｉ−Ｇｅ（またはＳｉ−Ｇｅ−Ｃ）層上に形成した，ノンドープもしくはボロンドープのＳｉ層表面から熱拡散を行い，ボロンのＳｉ層とＳｉ−Ｇｅ（またはＳｉ−Ｇｅ−Ｃ）層接合部での偏析現象を利用することによって，ベース層をより薄膜化し，より高濃度に形成することができる。それにより，速度性能をその限界値に限りなく近づけたＳｉ−Ｇｅ−ＨＢＴを得ることができる。また，ＰＮ接合位置がＳｉ層とＳｉ−Ｇｅ（またはＳｉ−Ｇｅ−Ｃ）層とのヘテロ接合界面と一致するため，熱処理による濃度や膜厚ばらつきに左右されず，再現性，安定性の高い製造工程を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかるトランジスタの活性領域の断面図である。
【図２】本発明の第１の実施の形態にかかるトランジスタの工程断面図であり，（ａ）は窒化膜サイドウォール形成後の断面図，（ｂ）はＳｉ−Ｇｅ（またはＳｉ−Ｇｅ−Ｃ）層成長後の断面図，（ｃ）は単結晶Ｓｉ成長後の断面図，（ｄ）はボロン拡散後の断面図，（ｅ）はエミッタ電極形成後の断面図である。
【図３】本発明の第１の実施の形態にかかるトランジスタ接合部の濃度プロファイル構造である。
【図４】本発明の第２の実施の形態にかかるトランジスタ接合部の濃度プロファイル構造である。
【図５】本発明の第３の実施の形態にかかるトランジスタ接合部の濃度プロファイル構造である。
【図６】本発明の第４の実施の形態にかかるトランジスタ接合部の濃度プロファイル構造である。
【図７】本発明の第５の実施の形態にかかるシミュレーション上のトランジスタ接合部のボロン濃度プロファイルであり，（ａ）はボロン拡散直後のプロファイル，（ｂ）はアニール後のプロファイルである。
【図８】本発明の第６の実施の形態にかかるシミュレーション上のトランジスタ接合部のボロン濃度プロファイルであり，（ａ）はボロン拡散後のプロファイル，（ｂ）は表面エッチング後のプロファイルである。
【図９】本発明の第７の実施の形態にかかるシミュレーション上のトランジスタ接合部のボロン濃度プロファイルであり，（ａ）はボロン拡散後のプロファイル，（ｂ）は酸化膜を除去しエミッタ電極形成後のプロファイルである。
【図１０】本発明の第８の実施の形態にかかるトランジスタの工程断面図であり，（ａ）は窒化膜サイドウォール形成し，Ｓｉ層成長後の断面図，（ｂ）はアニール後の断面図，（ｃ）はＳｉ−Ｇｅ（またはＳｉ−Ｇｅ−Ｃ）層成長後の断面図，（ｄ）はＳｉ層成長後の断面図である。
【図１１】本発明の第９の実施の形態にかかるトランジスタの工程断面図であり，（ａ）は窒化膜サイドウォール形成した後の断面図，（ｂ）は多結晶Ｓｉ生成後，真性ベース領域の多結晶Ｓｉをエッチング後の断面図，（ｃ）はＳｉ−Ｇｅ（またはＳｉ−Ｇｅ−Ｃ）層成長して，真性ベース形成後の断面図である。
【図１２】本発明の第１０の実施の形態にかかるトランジスタの工程断面図であり，（ａ）は窒化膜をサイドウォールなく形成した後の断面図，（ｂ）はＳｉ−Ｇｅ（またはＳｉ−Ｇｅ−Ｃ）層成長後の断面図，（ｃ）はキャップＳｉ層成長後の断面図，（ｄ）はボロン拡散し，真性ベース層成長後の断面図である。
【図１３】本発明の第１１の実施の形態にかかるトランジスタの工程断面図であり，（ａ）はＳｉ−Ｇｅ（またはＳｉ−Ｇｅ−Ｃ）層とＳｉ層とを成長した後の断面図，（ｂ）はプロテクト酸化後にイオン注入を行った後の断面図，（ｃ）はアニール後の断面図である。
【図１４】本発明の第１２の実施の形態にかかるシミュレーション上のトランジスタ接合部のボロン濃度プロファイルであり，（ａ）はボロン拡散後のプロファイル，（ｂ）はエミッタ電極形成後のプロファイルである。
【図１５】本発明の第１３の実施の形態にかかるシミュレーション上のトランジスタ接合部のボロン濃度プロファイルであり，（ａ）はキャップＰ型Ｓｉ層成長後のプロファイル，（ｂ）エミッタ電極形成後のプロファイルである。
【図１６】本発明の第１３の実施の形態により実際に製作したトランジスタ接合部のＳＩＭＳ分析結果であり，（ａ）はキャップＰ型Ｓｉ層成長後のプロファイル，（ｂ）エミッタ電極形成後のプロファイルである。
【図１７】本発明の第１４の実施の形態にかかるトランジスタの工程断面図であり，（ａ）は活性ベース層形成後の断面図，（ｂ）はＣＶＤ酸化膜とＣＶＤ多結晶Ｓｉ層のサイドウォールを形成し，エミッタ領域をエッチングした後の断面図，（ｃ）はエミッタ層へＮ型のＳｉ層成長後の断面図，（ｄ）エミッタ電極形成後の断面図である。
【図１８】本発明の第１４の実施の形態にかかるトランジスタの工程断面図であり，（ａ）は活性ベース層形成後の断面図，（ｂ）はＣＶＤ酸化膜とＣＶＤ多結晶Ｓｉ層のサイドウォールを形成した後の断面図，（ｃ）はエミッタ層へのＰＨ_３拡散後の断面図，（ｄ）エミッタ電極形成後の断面図である。
【図１９】従来技術にかかるトランジスタ接合部の濃度プロファイル構造である。
【図２０】従来技術にかかるトランジスタの工程断面図であり，（ａ）は窒化膜サイドウォール形成した後の断面図，（ｂ）はＮ型，Ｐ型のＳｉ−Ｇｅ層，キャップＳｉ層を順次成長後の断面図を形成した後の断面図である。
【符号の説明】
１０１Ｓｉ基板
１０２熱酸化膜
１０３Ｐ^＋型多結晶Ｓｉ層
１０４Ｓｉ窒化膜
１０６Ｎ型Ｓｉ−Ｇｅ層
１０７ベースリンク部拡散層
１０９真性ベース
１１１ＣＶＤ酸化膜
１１２ＳＷ多結晶Ｓｉ
１１３真性エミッタ
１１４エミッタ電極

Claims

半導体装置の製造方法において；
Ｎ型の単結晶シリコン基板上に第１のシリコン酸化膜とＰ型多結晶シリコン層とが形成されており，前記Ｐ型多結晶シリコン層上にシリコン窒化膜が形成されており，活性領域となる箇所の上方の前記Ｐ型多結晶シリコン層開口部にシリコン窒化膜のサイドウォールが形成されており，前記第１のシリコン酸化膜が前記開口部より広く開口されており，前記活性領域となる箇所の表面が露出した前記Ｎ型の単結晶シリコン基板上に，シリコンよりバンドギャップの短いＮ型IV族半導体混晶層を所望の厚みに成長させる第１工程と，
前記IV族半導体混晶層上にノンドープの単結晶シリコン層を所望の厚みに成長させる第２工程と，
前記ノンドープの単結晶シリコン層の表面から，所望の濃度でボロン拡散を行う第３工程と，
前記シリコン窒化膜のサイドウォール内側に，第２のシリコン酸化膜を含むサイドウォールが形成された後，全面にリンドープのＮ型多結晶シリコン層を成長し，前記Ｎ型多結晶シリコン層に，エミッタ電極とするための加工とリン拡散とを行う第４工程と，
を含むことを特徴とする半導体装置の製造方法。
前記IV族半導体混晶はシリコン−ゲルマニウムであることを特徴とする請求項１に記載の半導体装置の製造方法。
前記IV族半導体混晶はシリコン−ゲルマニウム−カーボンであることを特徴とする請求項１に記載の半導体装置の製造方法。
前記シリコン−ゲルマニウム−カーボン層のカーボン濃度が表面方向に高くなるようにプロファイルに勾配を持たせてあることを特徴とする請求項３に記載の半導体装置の製造方法。
前記シリコン−ゲルマニウム−カーボン層のカーボン濃度が表面方向に高くなるようにプロファイルに勾配を持たせてあり，かつ５ｎｍ程度の深さから表面に至るまで，前記シリコン−ゲルマニウム−カーボン層の平均カーボン濃度勾配より大きな勾配を有していることを特徴とする請求項３に記載の半導体装置の製造方法。
前記第３工程において，
ボロン拡散を行った後，熱処理を追加することを特徴とする請求項１，２，３，４または５のいずれかに記載の半導体装置の製造方法。
前記第３工程において，
ボロン拡散を行った後，前記単結晶シリコン層の表面層を所望の厚みで除去することを特徴とする請求項１，２，３，４または５のいずれかに記載の半導体装置の製造方法。
前記第３工程において，
ボロン拡散を行った後，前記単結晶シリコン層の表面層を所望の厚みで酸化することにより犠牲酸化膜を形成してから，前記犠牲酸化膜を除去することを特徴とする請求項１，２，３，４または５のいずれかに記載の半導体装置の製造方法。
前記第１工程において，
前記Ｎ型IV族半導体混晶層の成長前に，Ｎ型のシリコン層を成長させて，前記Ｐ型多結晶シリコン層からの成長層とリンクさせてから，アニール処理を行うことにより，リンク部から基板表面までをＰ型拡散領域とすることを特徴とする請求項１，２，３，４，５，６，７または８のいずれかに記載の半導体装置の製造方法。
前記第１工程において，
前記単結晶シリコン基板に，面方位（１１１）の基板を用い，前記活性領域上に多結晶シリコン層を成長させて，前記Ｐ型多結晶シリコン層からの成長層とリンクさせてから，アニール処理を行うことにより，基板表面までをＰ型拡散領域とし，前記Ｐ型多結晶シリコン層とのリンク部のみの前記多結晶シリコン層を残して，前記活性領域上の前記多結晶シリコン層を除去することを特徴とする請求項１，２，３，４，５，６，７または８のいずれかに記載の半導体装置の製造方法。
前記第１工程において，
前記Ｐ型多結晶シリコン層開口部にシリコン窒化膜のサイドウォールが形成されていないことを特徴とする請求項１，２，３，４，５，６，７または８のいずれかに記載の半導体装置の製造方法。
前記第３工程において，
前記ボロン拡散を行わず，代わりにシリコン酸化膜を介したボロンのイオン注入を行い，その後アニール処理を行うことを特徴とする請求項１，２，３，４，５，６，７，８，９，１０または１１のいずれかに記載の半導体装置の製造方法。
前記第３工程において，
前記ボロン拡散は行わず，前記第１工程終了後にボロン拡散を行うことを特徴とする請求項１，２，３，４，５，６，７，８，９，１０または１１のいずれかに記載の半導体装置の製造方法。
前記第３工程において，
前記ボロン拡散は行わず，前記第２工程における前記ノンドープの単結晶シリコン層の代わりに所望のボロン濃度を有する単結晶シリコン層を成長してから，アニール処理を行うことを特徴とする請求項１，２，３，４，５，６，７，８，９，１０または１１のいずれかに記載の半導体装置の製造方法。
前記第４工程において，
前記第２のシリコン酸化膜を含むサイドウォールを形成した後，前記IV族半導体混晶層上の単結晶シリコン層をエッチングしてから，所望のリン濃度でＮ型単結晶シリコン層を成長して，エッチング領域を埋め込むことを特徴とする請求項１，２，３，４，５，６，７，８，９，１０，１１，１２，１３または１４のいずれかに記載の半導体装置の製造方法。
前記第４工程において，
前記第２のシリコン酸化膜を含むサイドウォールを形成した後，前記IV族半導体混晶層上の単結晶シリコン層に所望のリン濃度で拡散を行うことを特徴とする請求項１，２，３，４，５，６，７，８，９，１０，１１，１２，１３または１４のいずれかに記載の半導体装置の製造方法。