KR100948093B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR100948093B1
KR100948093B1 KR1020070135091A KR20070135091A KR100948093B1 KR 100948093 B1 KR100948093 B1 KR 100948093B1 KR 1020070135091 A KR1020070135091 A KR 1020070135091A KR 20070135091 A KR20070135091 A KR 20070135091A KR 100948093 B1 KR100948093 B1 KR 100948093B1
Authority
KR
South Korea
Prior art keywords
pattern
hard mask
film
pillar
semiconductor device
Prior art date
Application number
KR1020070135091A
Other languages
English (en)
Other versions
KR20090067421A (ko
Inventor
정진기
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070135091A priority Critical patent/KR100948093B1/ko
Priority to US12/164,504 priority patent/US7964914B2/en
Priority to TW097125356A priority patent/TWI479573B/zh
Priority to CN2008102116914A priority patent/CN101465379B/zh
Priority to JP2008313266A priority patent/JP2009152588A/ja
Publication of KR20090067421A publication Critical patent/KR20090067421A/ko
Application granted granted Critical
Publication of KR100948093B1 publication Critical patent/KR100948093B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET

Abstract

본 발명은 채널이 상/하 방향으로 형성되는 트랜지스터의 어레이 내, 각 트랜지스터의 구동전압 전달효율 증대시키기 위한 반도체 소자 및 그 제조 방법을 제공하기 위한 것으로, 이를 위해 측벽이 수직형상을 갖는 복수의 필라패턴; 어느 한 방향으로 연장되면서 이웃하는 상기 필라패턴을 감싸는 도전막; 및 상기 필라패턴과 도전막 사이의 게이트절연막을 포함하며, 상기 도전막은 게이트전극 및 배선으로 기능하는 것을 포함함으로써, 반도체 소자의 구동전압 전달효율을 향상시킨다.
상/하채널, 트랜지스터, 필라패턴, 게이트절연막, 게이트전극

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATION OF THE SAME}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 채널이 상/하 방향으로 형성되는 반도체 소자 및 그 제조 방법에 관한 것이다.
현재, 반도체 소자의 디자인룰(design rule)이 감소함에 따라 단위 메모리셀(memory cell)이 차지하는 평면적 또한 감소하고 있다.
이와 같은 단위 메모리셀의 평면적의 감소에 대응하여, 소스 및 드레인(source and drain)을 활성영역 내에 상/하로 배치시켜서 채널이 상/하 방향으로 형성되는 트랜지스터가 제안되었다.
도 1은 종래기술에 따른 상/하 방향으로 형성되는 트랜지스터 어레이(array)의 구조도이다. 특히, 도 1의 (a)는 단면구조도에 해당하고, 도 1의 (b)는 평면구조도에 해당한다. 그리고, 도 1의 (b)는 배선패턴과 게이트패턴을 강조하여 도시한 도면이다.
도 1을 참조하면, 트랜지스터 어레이는 채널이 상/하 방향으로 형성되는 복수의 트랜지스터를 포함하며 각각의 트랜지스터는, 개별적으로 대응하고 상/하 방향으로 연장된 필라패턴(11) 및 필라패턴(11)의 측벽에 형성된 게이트패턴(12)을 포함한다. 여기서, 게이트패턴(12)은 게이트절연막(12B)과 게이트전극(12A)으로 이루어진다. 또한, 게이트패턴(12)의 상/하부와 접하고 필라패턴(11)에 형성된 소스 및 드레인과, 게이트패턴(12)간을 연결하기 위한 배선패턴(13)을 포함한다.
한편, 배선패턴(13)은 일정한 선폭(CD1)을 갖으며, 이 선폭(CD1)은 디자인룰이 정한 바에 의해 더 이상의 축소나 증가가 어려운 상태이다. 마찬가지로, 트랜지스터의 폭을 정의하는 필라패턴(11)의 폭도 노광기술의 한계로 인해 더 이상의 축소가 어려운 상태이다. 즉, 필라패턴(11)을 형성하기 위한 포토레지스트패턴의 DICD(Ddevelop Inspection Critical Dimension)가 50nm이하이면 포토레지스트패턴이 무너지는(collapse) 현상이 발생된다.
도 2는 포토레지스트패턴의 무너짐 현상을 촬영한 전자현미경사진이다.
도 2를 참조하면, 50nm이하의 DICD를 갖는 복수의 포토레지스트패턴(21) 중 무너짐 현상이 발생된 포토레지스트패턴(21A)을 확인할 수 있다.
따라서, 포토레지스트패턴(21)의 폭은 제한되며, 필라패턴(11)의 폭, 나아가 필라패턴(11)과 동일 폭을 갖는 게이트패턴(12)의 폭 또한 제한되고 있다.
도 1의 (b)를 참조하면, 위와 같은 공정환경으로 인해 배선패턴(13)이 하나의 라인(line)으로 형성되지 못한 것을 확인할 수 있다. 그리고, 배선패턴(13)과 배선패턴(13) 사이는 게이트패턴(12)의 게이트전극(12A)이 존재하여 워드라인(word line)으로 작용하고 있음을 확인할 수 있다. 여기서, 워드라인은 트랜지스터의 구동전압이 인가되는 배선을 의미한다.
도 3은 상술한 워드라인을 나타낸 평면도이다.
도 3을 참조하면, 워드라인(31)이 국부적으로 미세한 선폭(CD3)을 포함하고 있는 것을 확인할 수 있다. 이 미세한 선폭(CD3)은 게이트전극의 폭에 해당한다.
배선의 저항이 표면적에 반비례하는 것을 감안할 경우, 미세한 선폭(CD3)을 포함하는 워드라인(31)은 트랜지스터의 구동전압의 전달 효율을 방해하는 요인으로 작용함을 알 수 있다.
또한, 워드라인(31)을 구성하는 물질이 금속막 - 배선패턴(13) - 뿐만 아니라, 금속막 보다 저항이 높은 폴리실리콘막 - 게이트전극(12A) - 을 포함하고 있기 때문에 워드라인(31)의 저항은 더욱 증가하게 된다. 더불어, 배선패턴(13)과 게이트전극(12A)간의 접촉면적이 부족하여 접촉저항이 증가하게 된다. 즉, 게이트전극(12A)의 일부와 배선패턴(13)이 접촉하기 때문에 접촉면적이 부족하다. 따라서, 접촉저항이 증가하게 되고, 이에 따라 워드라인(31) - 게이트전극(12A)과 배선패턴(13)을 포함 - 의 저항은 더욱 증가하게 된다.
결과적으로, 워드라인(31)의 저항 증가는 트랜지스터 어레이 내, 각 트랜지스터의 구동전압 전달효율을 감소시키며, 나아가 신뢰성 및 안정성을 열화시키는 문제점으로 작용한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 채널이 상/하 방향으로 형성되는 트랜지스터의 어레이 내, 각 트랜지스터의 구동전압 전달효율 증대시키기 위한 반도체 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 필라패턴의 쓰러짐 현상을 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자는 측벽이 수직형상을 갖는 복수의 필라패턴; 어느 한 방향으로 연장되면서 이웃하는 상기 필라패턴을 감싸는 도전막; 및 상기 필라패턴과 도전막 사이의 게이트절연막을 포함하며, 상기 도전막은 게이트전극 및 배선으로 기능하는 것을 포함한다.
또한, 상기의 목적을 달성하기 위한 본 발명의 반도체 소자는 측벽이 수직형상을 갖는 복수의 필라패턴; 상기 필라패턴을 감싸는 게이트전극; 상기 필라패턴과 워드라인 사이의 게이트절연막; 및 상기 게이트전극을 감싸면서 이웃하는 상기 게이트전극간을 연결하는 배선막을 포함한다.
또한, 상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 기판 상에 패터닝된 하드마스크막을 형성하는 단계; 상기 하드마스크막을 트리밍하는 단계; 상기 트리밍된 하드마스크막을 배리어로 상기 기판을 식각하여 측벽이 수직형상을 갖는 복수의 필라패턴을 형성하는 단계; 및 어느 한 방향으로 연장되면서 이웃하는 상기 필라패턴을 감싸는 도전막을 형성하는 단계를 포함하며, 상기 도전막은 게이트전극 및 배선으로 기능하는 것을 포함한다.
또한, 상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 기판 상에 패터닝된 하드마스크막을 형성하는 단계; 상기 하드마스크막을 트리밍하는 단계; 상기 트리밍된 하드마스크막을 배리어로 상기 기판을 식각하여 측벽이 수직형상을 갖는 복수의 필라패턴을 형성하는 단계; 상기 필라패턴을 감싸는 게이트전극을 형성하는 단계; 및 상기 게이트전극을 감싸면서 이웃하는 상기 게이트전극간을 연결하는 배선막을 형성하는 단계를 포함한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은 채널이 상/하 방향으로 형성되는 트랜지스터 어레이의 워드라인 저항을 감소시킨다. 이를 통해, 트랜지스터 구동전압의 전달 효율을 향상시킨다.
또한, 필라패턴의 쓰러짐 현상을 방지하여 트랜지스터의 안정성 및 신뢰성을 향상시킬 수 있으며, 나아가 수율을 증가시킬 수 있는 효과를 갖는다.
실시예를 설명하기에 앞서, 플라나(plana) 트랜지스터를 포함하는 반도체 소자에서 워드라인이란, 배선이면서 트랜지스터의 게이트(gate)인 도전막을 의미하였 다. 이를 바탕으로 실시예에서는 트랜지스터의 게이트전극과 배선을 워드라인이라 통칭함을 밝힌다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
[제1실시예]
도 4는 본 발명의 제1실시예에 따른 반도체 소자의 구조도이다. 특히, 도 4의 (a)는 단면구조도에 해당하고, 도 4의 (b)는 평면구조도에 해당한다.
도 4를 참조하면, 반도체 소자는 채널이 상/하 방향으로 형성되는 복수의 트랜지스터(100)를 포함하며, 각각의 트랜지스터(100)는 개별적으로 대응하는 필라패턴(42), 필라패턴(42)의 측벽에 형성된 게이트절연막(53) 및 게이트절연막(43)의 측벽에 형성되어 게이트전극 및 배선으로 작용하는 도전막(44)을 포함한다. 또한, 도전막(44)의 상/하부와 접하고 필라패턴(42)에 형성된 소스 및 드레인을 포함한다. 더불어, 필라패턴(42)의 하부에 형성된 베리드비트라인(45, baried bit line)을 포함한다.
필라패턴(42)은 기판(41)을 식각하여 형성되거나, 증착 및 패터닝공정을 통해 형성된다. 필라패턴(42)은 실리콘(Si) 기둥으로서, 사각 또는 원형으로 형성된다. 또한, 측벽은 수직형상(vertical profile)을 갖는다.
필라패턴(42)은 50nm이하, 예컨대 5~50nm의 폭(CD4)을 갖는다. 이는 트 림(trim)공정을 진행하여 필라패턴(52)을 형성하기 때문으로, 트림공정은 후술한다
도전막(44)은 트랜지스터의 게이트전극으로 작용하여 상/하채널(CHL)을 형성시킨다. 또한, 복수의 트랜지스터에 구동전압을 전달시키는 배선으로도 작용한다. 그리고, 도전막(44)은 단일 물질로 형성된 단일 도전막(44)일 수 있으며, 필라패턴(42)을 감싸는 형태를 갖는다. 즉, 도전막(44)은 하나의 라인으로 형성되어 구동전압을 전달한다. 이는 필라패턴(42)의 선폭이 감소되었기 때문이다.
그리고, 도전막(44)을 형성하므로써, 접촉저항과 무관한 워드라인을 형성할 수 있다. 즉, 게이트전극과 배선의 역할을 수행하는 일체형 단일박막의 워드라인이기 때문에 위와 같은 작용효과를 얻을 수 있다.
또한, 도전막(44)은 폴리실리콘막, 실리콘저마늄막(SiGe) 및 금속막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성된다. 특히 금속막으로 형성할 경우, 저항이 낮은 워드라인이 형성되어 구동전압의 전달 효율을 향상시킬 수 있다.
그리고, 베리드비트라인(45)은 불순물을 도핑(doping)하여 형성된다.
이와 같이 채널이 상/하 방향으로 형성되는 트랜지스터를 포함하는 반도체 소자의 제조 방법은 다음과 같다.
도 5a 내지 도 5f는 상술한 반도체 소자의 제조 방법을 나타낸 공정단면도이다.
도 5a에 도시된 바와 같이, 반도체 소자는 채널이 상/하 방향으로 형성되는 복수의 트랜지스터를 포함하는바, 먼저 트랜지스터를 제조하고자 기판(51) 상에 게이트하드마스크막(52)과 복수의 하드마스크막을 형성한다.
게이트하드마스크막(52)은 질화막, 특히 실리콘질화막(Si3N4)으로 형성한다.
복수의 하드마스크막은 제1하드마스크막(53)과 제2하드마스크막(54)이 적층된 구조를 갖는다. 그리고, 제2하드마스크막(54) 상에는 반사방지막(55)과 포토레지스트패턴(56)을 형성한다.
제1하드마스크막(53)은 비정질카본막으로 형성하고, 제2하드마스크막(54)은 실리콘산화질화막(SiON)으로 형성한다.
이어서, 포토레지스트패턴(56)을 식각장벽으로 반사방지막(55), 제2하드마스크막(54), 제1하드마스크막(53) 및 게이트하드마스크막(53)을 식각(57)한다. 이때, 제1하드마스크막(53) 식각시 포토레지스트패턴(56)과 반사방지막(55)은 소모되어 제거된다. 또한, 게이트하드마스크막(53) 식각시 제2하드마스크막(54)은 소모되어 제거된다.
도 5b에 도시된 바와 같이, 트림(trim)공정을 진행하여 게이트하드마스크막(53)의 폭을 감소시킨다. 이하부터는 폭이 감소된 게이트하드마스크막(53)의 도면부호를 (53A)으로 변경하여 도시한다.
그리고, 게이트하드마스크막(53)의 폭이 50nm이하, 예를 들면 5~50nm가 되도록 트림공정을 진행한다.
트림공정은 식각대상물의 폭을 감소시키기 위해 진행하는 공정이다. 이를 위해 게이트하드마스크막(53)을 형성하는 공정에 비해 식각가스의 유량, 소스파워, 챔버압력 및 기판온도로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 증가시 켜 진행한다. 예를 들어, 식각가스의 유량과 소스파워를 증가시켜 진행하거나, 식각가스의 유량, 소스파워 및 기판온도를 증가시켜 진행한다. 또는 식각가스의 유량, 소스파워, 챔버압력 및 기판온도 모두를 증가시켜 진행한다. 여기서, 소스파워는 식각가스를 바탕으로 식각플라즈마(etch plasma)를 발생시키기 위해 인가된 파워이다. 다른 방법으로 게이트하드마스크막(53)을 형성하는 공정에 비해 바이어스파워를 감소시켜 진행한다. 바이어스파워는 발생된 플라즈마를 기판방향으로 유도시키기 위해 인가된 파워이다.
위와 같은 조건들 중, 선택된 적어도 어느 하나의 조건하에서 식각공정을 진행할 경우, 챔버내 식각플라즈마의 밀도가 증가되거나, 식각플라즈마의 활동성이 약화된다. 따라서, 식각대상물의 측벽이 식각되어 폭이 감소된다.
본 실시예에서는 게이트하드마스크막(53)을 질화막으로 형성하였기 때문에, 이에 대응하는 식각가스 즉, SF6와 CHF 및 Ar의 혼합가스의 유량을 증가시켜 게이트하드마스크막(53)의 폭을 감소시킨다. 또는 소스파워를 증가시키거나, 바이어스파워를 감소시켜 게이트하드마스크막(53)의 폭을 감소시킨다.
예를 들어, 게이트하드마스크막(53)을 식각할때의 공정 조건을 20~300sccm 유량의 SF6, CHF3 및 Ar이 혼합된 식각가스, 80~1000W의 소스파워, 100~1000W의 바이어스파워, -30~0mTorr의 챔버압력 및 -100~-50℃의 기판온도로 진행하였다면, 트림공정의 조건은 45~500sccm 유량의 SF6, CHF3 및 Ar이 혼합된 식각가스, 200~2000W의 소스파워, 0~200W의 바이어스파워, 1~100mTorr의 챔버압력 및 -30~100℃의 기판 온도로 진행한다. 그리고 트림공정의 식각가스는 CHF3, CF4 및 Ar이 혼합된 식각가스를 사용할 수도 있다. 이때의 유량은 60~600sccm이다. 여기서, CHF3는 식각되어 노출되는 질화막의 측벽을 보호하기 위한 가스이고, CF4와 SF6는 질화막을 식각하기 위한 가스이다.
또한, 게이트하드마스크막(53)의 트림공정 전에, 기판(51)의 손실을 방지하고자 산화(oxidation) 공정을 추가진행할 수 있다.
도 6은 상술한 트림공정에서, 시간에 따라 폭이 감소되는 게이트하드마스크막(53)을 촬영한 전자현미경 사진이다.
도 6을 참조하면, 시간의 변화(0→110초)에 따라 폭이 감소되는 게이트하드마스크막(53)을 확인할 수 있다.
상술에서는 게이트하드마스크막(53)의 트림공정에 대해서 언급하였으나, 동일 방법으로 반사방지막(55), 제2하드마스크막(54) 또는 제1하드마스크막(53)의 폭을 감소시킬 수 있다.
일례로, 비정질카본막으로 형성된 제1하드마스크막(53)의 식각공정 조건을 5~50sccm 유량의 O2를 포함하는 식각가스, 80~1000W의 소스파워, 50~1000W의 바이어스파워, -30~0mTorr의 챔버압력 및 -200~-100℃의 기판온도로 진행하였다면, 트림공정의 조건은 10~100sccm 유량의 O2를 포함하는 식각가스, 200~2000W의 소스파워, 0~500W의 바이어스파워, 1~100mTorr의 챔버압력 및 -100~-30℃의 기판온도로 진행 한다. 여기서, O2를 포함하는 식각가스는 O2, HBr 및 Ar이 혼합된 식각가스 또는 O2 및 N2가 혼합된 식각가스이다.
이어서, 제1하드마스크막(53)을 제거한다.
도 5c에 도시된 바와 같이, 게이트하드마스크막패턴(53A)을 식각장벽으로 기판(51)을 식각한다. 이때의 식각은 건식식각으로 진행한다. 이로써, 복수의 필라패턴(58)이 형성된다.
이하부터는 식각된 기판(51)의 도면부호를 (51A)으로 변경하여 도시한다.
필라패턴(58)은 실리콘(Si) 기둥으로서, 사각 또는 원형으로 형성된다. 또한, 측벽은 수직형상을 갖는다.
또한, 게이트하드마스크막(53A)을 식각장벽으로 사용하였기 때문에 필라패턴(58)은 50nm 이하, 즉 5~50nm의 폭을 갖는다. 즉, 포토레지스트패턴의 무너짐 현상으로 인해 50nm이하를 갖지 못했던 필라패턴의 폭을, 트림공정을 통해 50nm이하로 형성한 것이다.
도 5d에 도시된 바와 같이, 기판(51A)에 불순물(59)을 도핑시킨다. 이로써, 필라패턴(58) 사이의 기판(51A)에 불순물영역(60)이 형성된다. 또한, 필라패턴(58)의 상부영역에 불순물영역을 형성한다.
이렇게 형성된 불순물영역들은 후속 소스 및 드레인으로 작용하게 된다.
도 5e에 도시된 바와 같이, 불순물영역(60)을 분리하기 위한 공정을 진행한다. 이로써, 각 필라패턴(58)의 양측에 베리드비트라인(60A)이 형성된다.
불순물영역(60)의 분리공정은 먼저, 불순물영역(60)을 양분하는 트렌치(61)를 형성한다. 트렌치(61)의 깊이는 불순물영역(60)을 충분히 양분할 수 있을 정도여야 한다. 또한, 넓이는 분리된 베리드비트라인(60A)간 간섭받지 않을 정도여야 한다.
이어서, 트렌치(61) 및 기판(51A) 표면 상에 분리막(62)을 형성한다.
분리막(62)은 산화막으로 형성하며, 증착 및 에치백(etch back) 공정을 통해 형성된다.
에치백 공정은 다마신 워드라인 마스크(damascene word line mask)를 이용하여 필라패턴(58)의 측벽면이 노출되도록 진행한다. 여기서, 다마신 워드라인 마스크는 워드라인이 형성될 영역만이 개방된 마스크패턴을 의미한다.
그리고, 에치백 공정은 습식(wet), 건식(dry) 또는 습식과 건식을 혼합하여 진행할 수 있다.
도 5f에 도시된 바와 같이, 필라패턴(58)의 측벽에 게이트절연막(63)을 형성한다.
게이트절연막(63)은 증착 공정 또는 산화 공정을 통해 형성한다.
이어서, 필라패턴(58)의 일부를 감싸는 도전막(64)을 형성한다. 도전막(64)은 증착 및 에치백 공정으로 통해 형성된다.
도전막(64)은 트랜지스터의 게이트전극으로 작용하여 상/하 방향으로의 채널을 형성시킨다. 또한, 복수의 트랜지스터에 구동전압을 전달시키는 배선으로도 작용한다. 또한, 도전막(64)은 폴리실리콘막, 실리콘저마늄막 및 금속막으로 이루어 진 그룹 중에서 선택된 어느 하나로 형성된다
이로써, 트랜지스터 어레이를 포함하는 반도체 소자가 형성되며, 도전막(64) 즉, 워드라인과, 비트라인(60A)이 형성된다.
도 7은 도 5f의 평면도이다.
도 7을 참조하면, 개별 트랜지스터(200)가 복수로 존재하며, 워드라인 및 게이트전극으로 작용하는 도전막(64), 도전막(64)과 교차하는 비트라인(60A)이 형성된 것을 확인할 수 있다.
그리고, 도전막(64)은 개별 트랜지스터(200)의 필라패턴(58)을 감싸고 있는 것을 확인할 수 있다.
도 1의 (b)와 대조해보면, 도 1의 (b)에서는 배선패턴(13)이 하나의 라인으로 형성되지 못한 반면, 도 7에서는 도전막(64)이 하나의 라인으로 형성된 것을 확인할 수 있다. 또한, 도 1의 (b)에서는 워드라인으로 배선패턴(13)과 게이트전극(12A)을 포함하지만, 도 6에서는 도전막(64) 하나로 형성된 것을 확인할 수 있다.
위 사항들은 도 1의 (b)에서는 배선패턴(13)과 게이트전극(12A)간의 접촉저항이 워드라인의 중요 저항으로 작용하였으나, 도 7에서는 접촉저항과 무관한 워드라인이 형성된 것을 의미한다.
전술한 바와 같은 본 발명의 제1실시예 - 도 7을 인용하여 설명 - 는 워드라인의 저항을 감소시키기 위해, 배선과 게이트전극으로 작용하는 도전막(64)을 형성한다. 그리고, 도전막(64)은 하나의 라인으로 형성한다. 이로써, 접촉저항 - 배선 과 게이트전극간의 접촉저항 - 과 무관한 도전막(64), 즉 워드라인이 형성된다.
그리고, 하나의 라인으로 연결되어 저항이 감소된 워드라인은 필라패턴(58)의 폭을 감소시켰기 때문에 가능한 것이다. 즉, 변화가 어려운 워드라인의 폭은 고정한 상태로, 필라패턴(58)의 폭을 감소시켜, 하나의 라인으로 워드라인을 형성하는 것이다.
도 7을 참조할 경우, 폭이 감소된 필라패턴(58)과 인접하는 워드라인의 폭(CD5)이 증가된 것을 확인할 수 있다. 이는 도 3과 대조할 경우, CD5>CD3인 것으로, 워드라인의 면적이 증가한 것을 의미하며, 나아가 워드라인의 저항이 감소된 것을 의미한다.
상술한 내용들을 바탕으로 워드라인의 저항은 감소되며, 이에 따라 트랜지스터의 구동전압의 전달 효율을 향상시킬 수 있다.
또한, 필라패턴을 형성함에 있어서 종래기술은 도 8과 같이 필라넥(65)과 필라해드(66)를 포함한다. 이때, 필라넥(65)의 폭은 필라해드(66)의 폭보다 작다. 즉 가분수형태를 갖는다.
그리고, 필라넥(65)의 형성은 습식 식각공정으로 진행하는바, 안정적인 폭을 확보하기 어려워서, 습식 식각중 필라패턴이 쓰러지는 문제점이 발생하였다.
그러나, 제1실시예에서는 필라패턴(58)을 트림공정을 통해 형성하는바, 필라패턴(58)은 수직방향으로 일정한 폭을 유지한다. 또한, 필라패턴(58)의 형성은 건식 식각공정으로 진행한다. 따라서, 상술한 문제점을 해결할 수 있다.
[제2실시예]
도 9은 본 발명의 제2실시예에 따른 반도체 소자의 구조도이다. 특히, 도 9의 (a)는 단면구조도에 해당하고, 도 9의 (b)는 평면구조도에 해당한다.
도 9를 참조하면, 반도체 소자는 채널이 상/하 방향으로 형성되는 복수의 트랜지스터(300)를 포함하며, 각각의 트랜지스터(300)는 개별적으로 대응하는 필라패턴(72), 필라패턴(72)의 측벽에 형성된 게이트절연막(73) 및 게이트절연막(73), 게이트절연막(73)의 측벽을 감싸는 게이트전극(74) 및 게이트전극(74)의 측벽을 감싸고, 필라패턴(72)간을 연결하는 배선막(75)을 포함한다. 또한, 게이트전극(74)의 상/하부와 접하고 필라패턴(72)에 형성된 소스 및 드레인을 포함한다. 더불어, 필라패턴(72)의 하부에 형성된 베리드비트라인(76)을 포함한다.
필라패턴(72)은 기판(71)을 식각하여 형성되거나, 증착 및 패터닝공정을 통해 형성된다. 필라패턴(72)은 실리콘 기둥으로서, 사각 또는 원형으로 형성된다. 또한, 측벽은 수직형상을 갖는다.
필라패턴(72)은 50nm이하, 예컨대 5~50nm의 폭(CD5)을 갖는다. 이는 트림공정을 진행하여 필라패턴(72)을 형성하기 때문으로, 트림공정은 후술한다.
게이트전극(74)은 배선막(75)을 통해 전달되는 구동전압에 의해 상/하채널(CHL)을 형성시킨다.
배선막(75)은 하나의 라인으로 형성된다. 이는 워드라인으로 작용하는 게이트전극(74)과 배선막(75)간의 접촉면적을 증가시킨 것을 의미한다. 즉, 배선막(75)이 게이트전극(74)을 감싸기 때문에 최대 접촉면적을 갖으며, 이에 따라 접촉저항 을 감소시킬 수 있다.
게이트전극(74)과 배선막(75)은 폴리실리콘막, 실리콘저마늄, 텅스텐(W), 코발트(Co), 니켈(Ni), 티타늄(Ti), 텅스텐실리사이드막, 코발트실리사이드막, 니켈실리사이드막 및 티타늄실리사이드막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성한다. 이때, 게이트전극(74)과 배선막(75)은 동종 도전막으로 형성하거나, 이종 도전막으로 형성할 수 있다. 이는 저항을 고려할시, 게이트전극(74)과 배선막(75)은 동종 도전막으로 형성하는 것이 바람직하겠으나, 트랜지스터의 문턱전압의 분포를 고려할 경우 게이트전극(74)은 형성이 용이하고, 설정된 문턱전압에 용이하게 접근할 수 있는 도전막을 사용하는 것이 바람직하기 때문이다. 또한, 배선막(75)을 금속막으로 형성할 경우, 저항이 낮은 워드라인이 형성되어 구동전압의 전달 효율을 향상시킬 수 있다.
그리고, 베리드비트라인(76)은 불순물을 도핑하여 형성된다.
이와 같이 채널이 상/하 방향으로 형성되는 트랜지스터를 포함하는 반도체 소자의 제조 방법은 다음과 같다.
도 10a 내지 도 10h는 상술한 반도체 소자의 제조 방법을 나타낸 공정단면도이다.
도 10a에 도시된 바와 같이, 반도체 소자가 채널이 상/하 방향으로 형성되는 복수의 트랜지스터를 포함하는바, 먼저 트랜지스터를 제조하고자 기판(81) 상에 게이트하드마스크막(82)과 복수의 하드마스크막을 형성한다.
게이트하드마스크막(82)은 질화막, 특히 실리콘질화막(Si3N4)으로 형성한다.
복수의 하드마스크막은 제1하드마스크막(83)과 제2하드마스크막(884)이 적층된 구조를 갖는다. 그리고, 제2하드마스크막(84) 상에는 반사방지막(85)과 포토레지스트패턴(86)을 형성한다.
제1하드마스크막(83)은 비정질카본막으로 형성하고, 제2하드마스크막(84)은 실리콘산화질화막(SiON)으로 형성한다.
이어서, 포토레지스트패턴(86)을 식각장벽으로 반사방지막(85), 제2하드마스크막(84), 제1하드마스크막(83) 및 게이트하드마스크막(83)을 식각(87)한다. 이때, 제1하드마스크막(83) 식각시 포토레지스트패턴(86)과 반사방지막(85)은 소모되어 제거된다. 또한, 게이트하드마스크막(83) 식각시 제2하드마스크막(84)은 소모되어 제거된다.
도 10b에 도시된 바와 같이, 트림공정을 진행하여 게이트하드마스크막(83)의 폭을 감소시킨다. 이하부터는 폭이 감소된 게이트하드마스크막(83)의 도면부호를 (83A)으로 변경하여 도시한다.
그리고, 게이트하드마스크막(83)의 폭이 50nm이하, 예를 들면 5~50nm가 되도록 트림공정을 진행한다.
트림공정은 식각대상물의 폭을 감소시키기 위해 진행하는 공정이다. 이를 위해 게이트하드마스크막(83)을 형성하는 공정에 비해 식각가스의 유량, 소스파워, 챔버암력 및 기판온도로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 증가시 켜 진행한다. 예를 들어, 식각가스의 유량과 소스파워를 증가시켜 진행하거나, 식각가스의 유량, 소스파워 및 기판온도를 증가시켜 진행한다. 또는 식각가스의 유량, 소스파워, 챔버압력 및 기판온도 모두를 증가시켜 진행한다. 여기서, 소스파워는 식각가스를 바탕으로 식각플라즈마를 발생시키기 위해 인가된 파워이다. 다른 방법으로, 게이트하드마스크막(83)을 형성하는 공정에 비해 바이어스파워를 감소시켜 진행한다. 이때 바이어스파워는 발생된 플라즈마를 기판방향으로 유도시키기 위해 인가된 파워이다.
위와 같은 조건들 중, 선택된 어느 하나의 조건하에서 식각공정을 진행할 경우, 챔버내 식각플라즈마의 밀도가 증가되거나, 식각플라즈마의 활동성이 약화된다. 따라서, 식각대상물의 측벽이 식각되어 폭이 감소된다.
본 실시예에서는 게이트하드마스크막(83)을 질화막으로 형성하였기 때문에, 이에 대응하는 식각가스 즉, SF6와 CHF 및 Ar의 혼합가스의 유량을 증가시켜 게이트하드마스크막(83)의 폭을 감소시킨다. 또는 소스파워를 증가시키거나, 바이어스파워를 감소시켜 게이트하드마스크막(83)의 폭을 감소시킨다.
예를 들어, 게이트하드마스크막(83)을 형성하기 위한 공정 조건을 20~300sccm 유량의 SF6, CHF3 및 Ar이 혼합된 식각가스, 80~1000W의 소스파워, 100~1000W의 바이어스파워, -30~0mTorr의 챔버압력 및 -200~-100℃의 기판온도로 진행하였다면, 트림공정의 조건은 45~500sccm 유량의 SF6, CHF3 및 Ar이 혼합된 식각가스, 200~2000W의 소스파워, 0~200W의 바이어스파워, 1~100mTorr의 챔버압력 및 -100~-30℃의 기판온도로 진행한다. 그리고 트림공정의 식각가스는 CHF3, CF4 및 Ar이 혼합된 식각가스를 사용할 수도 있다. 이때의 유량은 60~600sccm이다. 여기서, CHF3는 식각되어 노출되는 질화막의 측벽을 보호하기 위한 가스이고, CF4와 SF6는 질화막을 식각하기 위한 가스이다.
또한, 게이트하드마스크막(83)의 트림공정 전에, 기판(81)의 손실을 방지하고자 산화(oxidation) 공정을 추가진행할 수 있다.
상술에서는 게이트하드마스크막(83)의 트림공정에 대해서 언급하였으나, 동일 방법으로 반사방지막(85), 제2하드마스크막(84) 또는 제1하드마스크막(83)의 폭을 감소시킬 수 있다.
일례로, 비정질카본막으로 형성된 제1하드마스크막(83) 식각공정 조건을 5~50sccm 유량의 O2를 포함하는 식각가스, 80~1000W의 소스파워, 50~1000W의 바이어스파워, -30~0mTorr의 챔버압력 및 -200~-100℃의 기판온도로 진행하였다면, 트림공정의 조건은 10~100sccm 유량의 O2를 포함하는 식각가스, 200~2000W의 소스파워, 0~500W의 바이어스파워, 1~100mTorr의 챔버압력 및 -100~-30℃의 기판온도로 진행한다. 여기서, O2를 포함하는 식각가스는 O2, HBr 및 Ar이 혼합된 식각가스 또는 O2 및 N2가 혼합된 식각가스이다.
이어서, 제1하드마스크막(83)을 제거한다.
도 10c에 도시된 바와 같이, 게이트하드마스크막패턴(83A)을 식각장벽으로 기판(81)을 식각한다. 이때의 식각은 건식식각으로 진행한다. 이로써, 복수의 필라패턴(88)이 형성된다.
이하부터는 식각된 기판(81)의 도면부호를 (81A)으로 변경하여 도시한다.
필라패턴(88)은 실리콘 기둥으로서, 사각 또는 원형으로 형성된다. 또한, 측벽은 수직형상을 갖는다.
또한, 게이트하드마스크막(83A)을 식각장벽으로 사용하였기 때문에 필라패턴(88)은 50nm 이하, 즉 5~50nm의 폭을 갖는다. 즉, 포토레지스트패턴의 무너짐 현상으로 인해 50nm이하를 갖지 못했던 필라패턴(88)의 폭을, 트림공정을 통해 50nm이하로 형성한 것이다.
도 10d에 도시된 바와 같이, 기판(81A)에 불순물(89)을 도핑시킨다. 이로써, 필라패턴(88) 사이의 기판(81A)에 불순물영역(90)이 형성된다.
또한, 필라패턴(88)의 상부영역에 불순물영역을 형성한다.
이렇게 형성된 불순물영역들은 후속 소스 및 드레인으로 작용하게 된다.
도 10e에 도시된 바와 같이, 불순물영역(90)을 분리하기 위한 공정을 진행한다. 이로써, 각 필라패턴(88)의 양측에 베리드비트라인(90A)이 형성된다.
불순물영역(90)의 분리공정은 먼저, 불순물영역(90)을 양분하는 트렌치(91)를 형성한다. 트렌치(91)의 깊이는 불순물영역(90)을 충분히 양분할 수 있을 정도여야 한다. 또한, 넓이는 분리된 베리드비트라인(90A)간 간섭받지 않을 정도여야 한다.
이어서, 트렌치(61) 및 기판(51A) 표면 상에 분리막(92)을 형성한다.
분리막(92)은 산화막으로 형성하며, 증착 및 에치백(etch back) 공정을 통해 형성된다.
에치백 공정은 다마신 워드라인 마스크를 이용하여 필라패턴(58)의 측벽면이 노출되도록 진행한다. 여기서, 다마신 워드라인 마스크는 워드라인이 형성될 영역만이 개방된 마스크패턴을 의미한다.
그리고, 에치백 공정은 습식(wet), 건식(dry) 또는 습식과 건식을 혼합하여 진행할 수 있다.
도 10f에 도시된 바와 같이, 필라패턴(88)의 측벽에 게이트절연막(93)을 형성한다.
게이트절연막(93)은 증착 공정 또는 산화 공정을 통해 형성한다.
이어서, 필라패턴(88)의 일부를 매립하는 게이트전극(94)을 형성한다. 게이트전극(94)은 증착 및 에치백 공정으로 통해 형성된다.
게이트전극(94)은 폴리실리콘막, 실리콘저마늄, 텅스텐(W), 코발트(Co), 니켈(Ni), 티타늄(Ti), 텅스텐실리사이드막, 코발트실리사이드막, 니켈실리사이드막 및 티타늄실리사이드막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성한다.
도 10g에 도시된 바와 같이, 게이트전극(94)을 식각(96)하여 필라패턴(88)의 측벽을 감싸는 게이트전극패턴(94A)을 형성한다.
게이트전극(94)의 식각(96)은 필라패턴(88)과 인접하는 게이트전극(94) 상에 마스크패턴(95)형성한 후, 이를 식각장벽으로 진행한다.
식각공정이 완료된 다음에는 마스크패턴(95)을 제거한다.
도 10h에 도시된 바와 같이, 게이트전극(94A)을 감싸며, 필라패턴(88)간을 연결하는 배선막(97)을 형성한다.
배선막(97)은 각 트랜지스터에 구동전압을 전달하는 배선이다. 이를 위해, 폴리실리콘막, 실리콘저마늄, 텅스텐(W), 코발트(Co), 니켈(Ni), 티타늄(Ti), 텅스텐실리사이드막, 코발트실리사이드막, 니켈실리사이드막 및 티타늄실리사이드막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성한다.
이때, 게이트전극(94)과 배선막(97)은 동종 도전막으로 형성하거나, 이종 도전막으로 형성할 수 있다. 이는 저항을 고려할시, 게이트전극(94)과 배선막(97)은 동종 도전막으로 형성하는 것이 바람직하겠으나, 트랜지스터의 문턱전압의 분포를 고려할 경우 게이트전극(94)은 형성이 용이하고, 설정된 문턱전압에 용이하게 접근할 수 있는 도전막을 사용하는 것이 바람직하기 때문이다. 또한, 배선막(97)을 금속막으로 형성할 경우, 저항이 낮은 워드라인이 형성되어 구동전압의 전달 효율을 향상시킬 수 있다.
이로써, 트랜지스터 어레이를 포함하는 반도체 소자가 형성되며, 게이트전극(94A)과 배선막(97)을 통칭하는 워드라인과, 비트라인(90A)이 형성된다.
도 11은 도 10h의 평면도이다.
도 11을 참조하면, 개별 트랜지스터(400)가 복수로 존재하며, 게이트전극(94A) 및 배선막(97)을 포함하는 워드라인, 워드라인과 교차하는 비트라인(90A)이 형성된 것을 확인할 수 있다.
그리고, 배선막(97)은 게이트전극(94A)을 감싸고 있는 것을 확인할 수 있다.
도 1의 (b)와 대조해보면, 도 1의 (b)에서는 배선패턴(13)이 하나의 라인으로 형성되지 못한 반면, 도 11에서는 배선막(97)이 하나의 라인으로 형성된 것을 확인할 수 있다.
즉, 도 1의 (b)는 배선패턴(13)이 게이트전극(12A)의 일부와 접촉되기 때문에 접촉면적이 부족하다. 하지만, 도 11에서는 배선막(97)이 게이트전극(94A)을 감싸기 때문에 충분한 접촉면적을 확보할 수 있다.
전술한 바와 같은 본 발명의 제2실시예 - 도 11을 인용하여 설명 - 는 워드라인의 저항을 감소시키기 위해, 배선막(97)으로 게이트전극(94A)을 감싼다. 이로써, 접촉면적의 증가 - 배선막(97)과 게이트전극(94A)간의 접촉면적 증가 - 에 따라 워드라인의 저항은 감소한다.
그리고, 하나의 라인으로 연결되어 저항이 감소된 워드라인은 필라패턴(88)의 폭을 감소시켰기 때문에 가능한 것이다. 즉, 변화가 어려운 워드라인의 폭은 고정한 상태로, 필라패턴(88)의 폭을 감소시켜, 하나의 라인으로 워드라인을 형성하는 것이다.
도 11을 참조할 경우, 폭이 감소된 필라패턴(88)과 인접하는 워드라인의 폭(CD6)이 증가된 것을 확인할 수 있다. 이는 도 3과 대조할 경우, CD6>CD3인 것으로, 워드라인의 면적이 증가한 것을 의미한다.
상술한 내용들을 바탕으로 워드라인의 저항은 감소되며, 이에 따라 각 트랜지스터에 전달되는 구동전압의 전달 효율을 향상시킬 수 있다.
또한, 필라패턴을 형성함에 있어서, 종래기술은 도 8과 같이 필라넥(65)과 필라해드(66)를 포함한다. 이때, 필라넥(65)의 폭은 필라해드(66)의 폭보다 작다. 즉 가분수형태를 갖는다.
그리고, 필라넥(65)의 형성은 습식 식각공정으로 진행하는바, 안정적인 폭을 확보하기 어려워서 습식 식각중, 필라패턴이 쓰러지는 문제점이 발생하였다.
그러나, 제2실시예에서는 필라패턴(88)을 트림공정을 통해 형성하는바, 필라패턴(88)은 수직방향으로 일정한 폭을 유지한다. 또한, 필라패턴(88)의 형성은 건식 식각공정으로 진행한다. 따라서, 상술한 문제점을 해결할 수 있다.
이상에서 설명한 본 발명은 전술한 제1 및 제2실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래기술에 따른 상/하 방향으로 형성되는 트랜지스터 어레이(array)의 구조도.
도 2는 포토레지스트패턴의 무너짐 현상을 촬영한 전자현미경사진.
도 3은 워드라인을 나타낸 평면도.
도 4는 본 발명의 제1실시예에 따른 반도체 소자의 구조도.
도 5a 내지 도 5f는 상술한 반도체 소자의 제조 방법을 나타낸 공정단면도.
도 6은 트림공정에서, 시간에 따라 폭이 감소되는 게이트하드마스크막(53)을 촬영한 전자현미경 사진.
도 7은 도 5f의 평면도.
도 8은 종래기술에 따라 필라넥과 필라해드를 포함하는 필라패턴을 나타낸 공정단면도.
도 9은 본 발명의 제2실시예에 따른 반도체 소자의 구조도.
도 10a 내지 도 10h는 상술한 반도체 소자의 제조 방법을 나타낸 공정단면도.
도 11은 도 9h의 평면도.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 개별 트랜지스터 51 : 기판
52 : 필라패턴 53 : 게이트절연막
54 : 도전막 55 : 베리드 비트라인

Claims (38)

  1. 측벽이 수직형상을 갖는 복수의 필라패턴;
    어느 한 방향으로 연장되면서 이웃하는 상기 필라패턴을 감싸는 도전막; 및
    상기 필라패턴과 도전막 사이의 게이트절연막을 포함하며,
    상기 도전막은 게이트전극 및 배선으로 기능하는 반도체소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 도전막은 폴리실리콘막, 실리콘저마늄, 텅스텐(W), 코발트(Co), 니켈(Ni), 티타늄(Ti), 텅스텐실리사이드막, 코발트실리사이드막, 니켈실리사이드막 및 티타늄실리사이드막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성된 반도체 소자.
  4. 제1항에 있어서,
    상기 필라패턴의 폭은 5~50nm인 반도체 소자.
  5. 제1항에 있어서,
    상기 도전막으로 형성되는 채널은 상/하 방향으로 형성되는 반도체 소자.
  6. 제1항에 있어서,
    상기 필라패턴의 상부영역 및 필라패턴 하부영역의 기판에 형성된 소스 및 드레인을 더 포함하는 반도체 소자.
  7. 제6항에 있어서,
    상기 필라패턴 하부영역의 기판에 형성된 소스 및 드레인을 베리드 비트라인으로 사용하는 반도체 소자.
  8. 측벽이 수직형상을 갖는 복수의 필라패턴;
    상기 필라패턴을 감싸는 게이트전극;
    상기 필라패턴과 워드라인 사이의 게이트절연막; 및
    상기 게이트전극을 감싸면서 이웃하는 상기 게이트전극간을 연결하는 배선막
    을 포함하는 반도체 소자.
  9. 삭제
  10. 제8항에 있어서,
    상기 게이트전극과 상기 배선막은 동종 도전막으로 형성되거나, 이종 도전막으로 형성되는 반도체 소자.
  11. 제8항에 있어서,
    상기 게이트전극과 상기 배선막은 폴리실리콘막, 실리콘저마늄, 텅스텐(W), 코발트(Co), 니켈(Ni), 티타늄(Ti), 텅스텐실리사이드막, 코발트실리사이드막, 니켈실리사이드막 및 티타늄실리사이드막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성된 반도체 소자.
  12. 제8항에 있어서,
    상기 필라패턴의 폭은 5~50nm인 반도체 소자.
  13. 제8항에 있어서,
    상기 게이트전극으로 형성되는 채널은 상/하 방향으로 형성되는 반도체 소자.
  14. 제8항에 있어서,
    상기 필라패턴의 상부영역 및 필라패턴 하부영역의 기판에 형성된 소스 및 드레인을 더 포함하는 반도체 소자.
  15. 제14항에 있어서,
    상기 필라패턴 하부영역의 기판에 형성된 소스 및 드레인을 베리드 비트라인으로 사용하는 반도체 소자.
  16. 기판 상에 패터닝된 하드마스크막을 형성하는 단계;
    상기 하드마스크막을 트리밍하는 단계;
    상기 트리밍된 하드마스크막을 배리어로 상기 기판을 식각하여 측벽이 수직형상을 갖는 복수의 필라패턴을 형성하는 단계; 및
    어느 한 방향으로 연장되면서 이웃하는 상기 필라패턴을 감싸는 도전막을 형성하는 단계를 포함하며,
    상기 도전막은 게이트전극 및 배선으로 기능하는 반도체 소자 제조 방법.
  17. 삭제
  18. 제16항에 있어서,
    상기 도전막은 폴리실리콘막, 실리콘저마늄, 텅스텐(W), 코발트(Co), 니켈(Ni), 티타늄(Ti), 텅스텐실리사이드막, 코발트실리사이드막, 니켈실리사이드막 및 티타늄실리사이드막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성된 반도체 소자 제조 방법.
  19. 제16항에 있어서,
    상기 필라패턴을 5~50nm의 폭으로 형성하는 반도체 소자 제조 방법.
  20. 제16항에 있어서,
    상기 도전막으로 형성되는 채널은 상/하 방향으로 형성되는 반도체 소자 제조 방법.
  21. 제16항에 있어서,
    상기 필라패턴을 형성하는 단계 이후에, 상기 필라패턴의 상부영역 및 필라패턴 하부영역의 기판에 소스 및 드레인을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  22. 제16항에 있어서,
    상기 필라패턴 하부영역의 기판에 형성된 소스 및 드레인을 베리드 비트라인으로 사용하는 반도체 소자 제조 방법.
  23. 제16항에 있어서,
    상기 필라패턴을 형성하는 단계는,
    상기 기판상에 제1하드마스크막 및 제2하드마스크막패턴을 순차적으로 형성하는 단계;
    상기 제2하드마스크막패턴을 식각장벽으로 상기 제1하드마스크막을 식각하여, 제1하드마스크막패턴을 형성하는 단계;
    상기 제1하드마스크막패턴의 폭을 감소시키는 단계;
    상기 폭이 감소된 제1하드마스크막패턴을 식각장벽으로 상기 기판을 식각하여 상기 측벽이 수직형상을 갖는 필라패턴을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  24. 제23항에 있어서,
    상기 제1하드마스크막패턴의 폭을 감소시키는 단계는, 상기 제1하드마스크막패턴을 형성하는 단계에 비해 식각가스의 유량, 소스파워, 챔버압력 및 기판온도로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 증가시켜 진행하는 반도체 소자 제조 방법.
  25. 제23항에 있어서,
    상기 제1하드마스크막패턴의 폭을 감소시키는 단계는, 상기 제1하드마스크막패턴을 형성하는 단계에 비해 식각가스의 유량, 소스파워, 챔버압력 및 기판온도를 증가시켜 진행하는 반도체 소자 제조 방법.
  26. 제23항에 있어서,
    상기 제1하드마스크막패턴의 폭을 감소시키는 단계는 상기 제1하드마스크막패턴을 형성하는 단계에 비해 바이어스파워를 감소시켜 진행하는 반도체 소자 제조 방법.
  27. 기판 상에 패터닝된 하드마스크막을 형성하는 단계;
    상기 하드마스크막을 트리밍하는 단계;
    상기 트리밍된 하드마스크막을 배리어로 상기 기판을 식각하여 측벽이 수직형상을 갖는 복수의 필라패턴을 형성하는 단계;
    상기 필라패턴을 감싸는 게이트전극을 형성하는 단계; 및
    상기 게이트전극을 감싸면서 이웃하는 상기 게이트전극간을 연결하는 배선막을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  28. 삭제
  29. 제27항에 있어서,
    상기 게이트전극과 상기 배선막은 동종 도전막으로 형성되거나, 이종 도전막 으로 형성되는 반도체 소자 제조 방법.
  30. 제27항에 있어서,
    상기 게이트전극과 상기 배선막은 폴리실리콘막, 실리콘저마늄, 텅스텐(W), 코발트(Co), 니켈(Ni), 티타늄(Ti), 텅스텐실리사이드막, 코발트실리사이드막, 니켈실리사이드막 및 티타늄실리사이드막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성된 반도체 소자 제조 방법.
  31. 제27항에 있어서,
    상기 필라패턴을 5~50nm의 폭으로 형성하는 반도체 소자 제조 방법.
  32. 제27항에 있어서,
    상기 게이트전극으로 형성되는 채널은 상/하 방향으로 형성되는 반도체 소자 제조 방법.
  33. 제27항에 있어서,
    상기 필라패턴을 형성하는 단계 이후에, 상기 필라패턴의 상부영역 및 필라패턴 하부영역의 기판에 소스 및 드레인을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  34. 제33항에 있어서,
    상기 필라패턴 하부영역의 기판에 형성된 소스 및 드레인을 베리드 비트라인으로 사용하는 반도체 소자 제조 방법.
  35. 제27항에 있어서,
    상기 필라패턴을 형성하는 단계는,
    상기 기판상에 제1하드마스크막 및 제2하드마스크막패턴을 순차적으로 형성하는 단계;
    상기 제2하드마스크막패턴을 식각장벽으로 상기 제1하드마스크막을 식각하여, 제1하드마스크막패턴을 형성하는 단계;
    상기 제1하드마스크막패턴의 폭을 감소시키는 단계;
    상기 폭이 감소된 제1하드마스크막패턴을 식각장벽으로 상기 기판을 식각하여 상기 측벽이 수직형상을 갖는 필라패턴을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  36. 제35항에 있어서,
    상기 제1하드마스크막패턴의 폭을 감소시키는 단계는, 상기 제1하드마스크막패턴을 형성하는 단계에 비해 식각가스의 유량, 소스파워, 챔버압력 및 기판온도로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 증가시켜 진행하는 반도체 소자 제조 방법.
  37. 제35항에 있어서,
    상기 제1하드마스크막패턴의 폭을 감소시키는 단계는, 상기 제1하드마스크막패턴을 형성하는 단계에 비해 식각가스의 유량, 소스파워, 챔버압력 및 기판온도를 증가시켜 진행하는 반도체 소자 제조 방법.
  38. 제35항에 있어서,
    상기 제1하드마스크막패턴의 폭을 감소시키는 단계는 상기 제1하드마스크막패턴을 형성하는 단계에 비해 바이어스파워를 감소시켜 진행하는 반도체 소자 제조 방법.
KR1020070135091A 2007-12-21 2007-12-21 반도체 소자 및 그 제조 방법 KR100948093B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020070135091A KR100948093B1 (ko) 2007-12-21 2007-12-21 반도체 소자 및 그 제조 방법
US12/164,504 US7964914B2 (en) 2007-12-21 2008-06-30 Semiconductor device and method for fabricating the same including a gate insulation layer and conductive layer surrounding a pillar pattern
TW097125356A TWI479573B (zh) 2007-12-21 2008-07-04 半導體裝置及其製造方法
CN2008102116914A CN101465379B (zh) 2007-12-21 2008-09-18 半导体器件及其制造方法
JP2008313266A JP2009152588A (ja) 2007-12-21 2008-12-09 半導体素子及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070135091A KR100948093B1 (ko) 2007-12-21 2007-12-21 반도체 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20090067421A KR20090067421A (ko) 2009-06-25
KR100948093B1 true KR100948093B1 (ko) 2010-03-16

Family

ID=40787568

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070135091A KR100948093B1 (ko) 2007-12-21 2007-12-21 반도체 소자 및 그 제조 방법

Country Status (5)

Country Link
US (1) US7964914B2 (ko)
JP (1) JP2009152588A (ko)
KR (1) KR100948093B1 (ko)
CN (1) CN101465379B (ko)
TW (1) TWI479573B (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100951566B1 (ko) * 2007-03-15 2010-04-09 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조 방법
KR100900148B1 (ko) * 2007-10-31 2009-06-01 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100979337B1 (ko) * 2008-01-07 2010-08-31 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7663184B1 (en) * 2008-07-31 2010-02-16 Macronix International Co., Ltd. Memory and method of fabricating the same
KR20110102738A (ko) 2010-03-11 2011-09-19 삼성전자주식회사 수직 채널 트랜지스터 및 그의 제조방법
JP4733214B1 (ja) * 2010-04-02 2011-07-27 東京エレクトロン株式会社 マスクパターンの形成方法及び半導体装置の製造方法
KR101669261B1 (ko) * 2010-06-14 2016-10-25 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조 방법
US8283715B2 (en) * 2010-08-12 2012-10-09 Rexchip Electronics Corporation Method and apparatus for buried word line formation
US8395139B1 (en) * 2011-12-06 2013-03-12 Nanya Technology Corp. 1T1R resistive memory device and fabrication method thereof
CN103454854A (zh) * 2012-05-28 2013-12-18 上海华虹Nec电子有限公司 光刻掩膜版的良率提升方法
JP2016529736A (ja) * 2013-08-27 2016-09-23 東京エレクトロン株式会社 ハードマスクを横方向にトリミングする方法
CN104157686B (zh) * 2014-08-11 2017-02-15 北京大学 一种环栅场效应晶体管及其制备方法
JP5986618B2 (ja) * 2014-12-04 2016-09-06 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
US9431406B1 (en) 2015-05-28 2016-08-30 Macronix International Co., Ltd. Semiconductor device and method of forming the same
TWI571975B (zh) * 2015-06-02 2017-02-21 旺宏電子股份有限公司 半導體元件及其製造方法
JP6143913B2 (ja) * 2016-04-06 2017-06-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法及び半導体装置
CN108172579B (zh) * 2017-12-27 2019-03-01 长鑫存储技术有限公司 半导体存储器件结构及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6049106A (en) 1999-01-14 2000-04-11 Micron Technology, Inc. Large grain single crystal vertical thin film polysilicon MOSFETs
KR100660881B1 (ko) 2005-10-12 2006-12-26 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조방법
KR100675285B1 (ko) 2005-10-10 2007-01-29 삼성전자주식회사 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법
KR100723527B1 (ko) * 2006-02-13 2007-05-30 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자의 제조방법 및그에 의해 제조된 반도체 소자

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE68926793T2 (de) * 1988-03-15 1997-01-09 Toshiba Kawasaki Kk Dynamischer RAM
DE19519160C1 (de) * 1995-05-24 1996-09-12 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
US7633162B2 (en) * 2004-06-21 2009-12-15 Sang-Yun Lee Electronic circuit with embedded memory
US5990509A (en) * 1997-01-22 1999-11-23 International Business Machines Corporation 2F-square memory cell for gigabit memory applications
US6137128A (en) * 1998-06-09 2000-10-24 International Business Machines Corporation Self-isolated and self-aligned 4F-square vertical fet-trench dram cells
JP2001230233A (ja) * 2000-02-16 2001-08-24 Mitsubishi Electric Corp 半導体装置の製造方法
JP3906037B2 (ja) * 2001-04-20 2007-04-18 株式会社東芝 半導体装置の製造方法
US7183153B2 (en) * 2004-03-12 2007-02-27 Sandisk Corporation Method of manufacturing self aligned non-volatile memory cells
US20050208769A1 (en) * 2004-03-19 2005-09-22 Manish Sharma Semiconductor structure
US7122425B2 (en) * 2004-08-24 2006-10-17 Micron Technology, Inc. Methods of forming semiconductor constructions
KR100674970B1 (ko) * 2005-04-21 2007-01-26 삼성전자주식회사 이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법
JP4559973B2 (ja) * 2006-01-13 2010-10-13 富士通セミコンダクター株式会社 半導体装置の製造方法
US7700427B2 (en) * 2007-06-13 2010-04-20 Qimonda Ag Integrated circuit having a Fin structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6049106A (en) 1999-01-14 2000-04-11 Micron Technology, Inc. Large grain single crystal vertical thin film polysilicon MOSFETs
KR100675285B1 (ko) 2005-10-10 2007-01-29 삼성전자주식회사 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법
KR100660881B1 (ko) 2005-10-12 2006-12-26 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조방법
KR100723527B1 (ko) * 2006-02-13 2007-05-30 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자의 제조방법 및그에 의해 제조된 반도체 소자

Also Published As

Publication number Publication date
TWI479573B (zh) 2015-04-01
CN101465379B (zh) 2012-12-12
US7964914B2 (en) 2011-06-21
KR20090067421A (ko) 2009-06-25
CN101465379A (zh) 2009-06-24
JP2009152588A (ja) 2009-07-09
US20090159965A1 (en) 2009-06-25
TW200929376A (en) 2009-07-01

Similar Documents

Publication Publication Date Title
KR100948093B1 (ko) 반도체 소자 및 그 제조 방법
US20200295051A1 (en) Mechanisms for forming finfet device
TWI719615B (zh) 半導體裝置的形成方法
TW202020949A (zh) 半導體裝置與其形成方法
US9543298B1 (en) Single diffusion break structure and cuts later method of making
US11031489B2 (en) Semiconductor device
US8623727B2 (en) Method for fabricating semiconductor device with buried gate
KR102548077B1 (ko) 반도체 디바이스 및 방법
TWI685108B (zh) 半導體裝置及其製造方法
US9269575B2 (en) Trench sidewall protection for selective epitaxial semiconductor material formation
US20220359206A1 (en) Cut metal gate refill with void
US11764222B2 (en) Method of forming a dummy fin between first and second semiconductor fins
TW201916121A (zh) 半導體裝置的形成方法
KR102623749B1 (ko) 갭충전 구조물 및 그 제조 방법
US20200402807A1 (en) Semiconductor FinFET Device and Method
CN113113486B (zh) 半导体器件及其形成方法
US20230187216A1 (en) Semiconductor FinFET Device and Method
TW202322399A (zh) 半導體裝置及其製造方法
TW202230606A (zh) 半導體裝置
TW202410163A (zh) 奈米結構場效電晶體及其製造方法
TW202347511A (zh) 半導體裝置及其製造方法
KR100997435B1 (ko) 새들형 트랜지스터를 구비하는 반도체 소자의 제조 방법
CN113113485A (zh) 半导体器件及其形成方法
CN114530378A (zh) 一种半导体结构及其形成方法
US20080003832A1 (en) Method for fabricating recess gate of semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee