TWI479573B - 半導體裝置及其製造方法 - Google Patents

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Description

半導體裝置及其製造方法
本發明係關於製造半導體裝置之方法，且更特定言之，係關於具有上部/下部通道之半導體裝置。
本發明主張2007年12月21日申請之韓國專利申請案第2007－0135091號之優先權，該案之全文以引用的方式併入本文中。
最近，半導體裝置設計規則之減低已導致單位記憶體單元(unit memory cell)之尺寸之減小。
為了應對單位記憶體單元之尺寸之減小，引入具有藉由在作用區中垂直地配置源極及汲極而形成之上部/下部通道的電晶體。
圖1A為典型上部/下部電晶體陣列之橫截面圖，且圖1B為典型上部/下部電晶體陣列之俯視圖。在圖1B中，放大了圖1A中之線圖案及閘極圖案。
參看圖1A及圖1B，上部/下部電晶體陣列包括複數個具有上部/下部通道之電晶體。每一電晶體包括柱圖案11及形成於柱圖案11之側壁上之閘極圖案12。閘極圖案12包括閘極絕緣層12B及閘電極12A。再者，電晶體包括形成於柱圖案11之上部分及下部分中之源極及汲極。形成於柱圖案11之下部分中之源極14A及汲極14B充當連接閘極圖案12與線圖案13的線。
線圖案13具有第一線寬CD1。第一線寬CD1係由設計規 則固定的。類似地，界定電晶體之寬度的柱圖案11之線寬歸因於曝光技術之限制而為固定的。亦即，當光阻圖案之顯影檢查臨界尺寸(DICD)為50 nm或更小時，光阻圖案陷縮。
圖2為陷縮之光阻圖案之電子顯微鏡圖像。
參看圖2，當光阻圖案之顯影檢查臨界尺寸(DICD)為50 nm或更小時，光阻圖案陷縮。因此，光阻圖案21之寬度受限制。因此，由於柱圖案11之寬度受閘極圖案12之寬度限制，故柱圖案11之寬度與閘極圖案12之寬度實質上相同。
參看圖1B，歸因於以上的製程條件，並非成一直線地形成線圖案13。閘極圖案12之閘電極12A形成於線圖案13之間，且閘電極12A充當字元線(wordline)。一般而言，當成一直線地形成導電材料時，其可具有最小之電阻。舉例而言，平面型字元線經形成而具有一種導電圖案。因此，有可能確保最小之電阻。
然而，在上部/下部通道電晶體中，線圖案13及閘電極12A並非形成於一種導電材料中。因此，電阻增加。將電晶體之驅動電壓施加至字元線。
圖3為字元線之俯視圖。
參看圖3，字元線31具有第三線寬CD3。第三線寬CD3為閘電極12A之寬度。
由於線之電阻與其表面積成反比，故具有第三線寬CD3之字元線31將減小在將驅動電壓施加至電晶體時驅動電壓之傳輸效率。
字元線31具有堆疊結構，該堆疊結構具有金屬層及具有比金屬層高之電阻之多晶矽層，該多晶矽層進一步增加字元線31之電阻。此外，歸因於線圖案13與閘電極12A之間的接觸面積之不足，增加了接觸電阻。接觸電阻之增加已促成字元線31中的電阻之全面增加。
結果，電晶體陣列中之每一電晶體的驅動電壓之傳輸效率減小，從而減小裝置之可靠性及穩定性。
本發明之實施例係針對提供製造半導體裝置之方法，且更特定言之，係針對具有上部/下部通道之半導體裝置。
在本發明中，增加了電晶體陣列中之電晶體的驅動電壓之傳輸效率，且防止了柱圖案之陷縮。
根據本發明之一態樣，提供有一種半導體裝置，其包括：柱圖案、環繞柱圖案之閘極絕緣層，及環繞閘極絕緣層同時連接相鄰閘極絕緣層之導電層。
根據本發明之另一態樣，提供有一種半導體裝置，其包括：複數個柱圖案、環繞柱圖案之閘極絕緣層、環繞閘極絕緣層之閘電極，及環繞閘電極且連接相鄰閘電極之線層。
根據本發明之又一態樣，提供有一種半導體裝置，其包括：柱圖案、環繞柱圖案之閘極絕緣層，及環繞閘極絕緣層且連接相鄰閘極絕緣層之導電層。
根據本發明之再一態樣，提供有一種半導體裝置，其包括：柱圖案、環繞柱圖案之閘極絕緣層、環繞閘極絕緣層 之閘電極；及環繞閘電極且連接相鄰閘電極之線層。
本發明之實施例係關於製造半導體裝置之方法，且更特定言之，係關於其製造方法。
在具有平面電晶體之半導體中，字元線指示導電層同時充當電晶體之線及閘極。在本發明之實施例中，電晶體中之閘電極及線被稱為字元線。
圖4A為根據本發明之第一實施例的半導體裝置之橫截面圖。
圖4B為根據本發明之第一實施例的半導體裝置之俯視圖。
參看圖4A及圖4B，半導體裝置包含複數個具有上部及下部通道之電晶體100、充當字元線之導電層44，及充當位元線之內埋式位元線45。上部/下部通道電晶體包含垂直電晶體。電晶體100包含：柱圖案42、形成於柱圖案42之側壁上之閘極絕緣層43，及形成於閘極絕緣層43之側壁上且充當閘電極及字元線之導電層44。電晶體100進一步包含形成於基板41上方鄰近於柱圖案42之源極及汲極，其與柱圖案42的上部分及下部分接觸以形成上部及下部通道。源極及汲極亦可形成於柱圖案42之上部分及下部分處。
內埋式位元線為用於傳輸資料之線；其中資料為可經傳輸至/自電晶體100傳輸至外部之電洞或者電子。對於傳輸而言，內埋式位元線45可為與電晶體100中之源極及汲極 或基板41中的經摻雜之雜質區接觸之導電圖案。在此實施例中，使用源極及汲極以省略單獨的導電圖案及雜質區之形成。亦即，形成於基板41中之源極及汲極充當內埋式位元線45。
藉由蝕刻基板41或執行沈積及圖案化製程來形成柱圖案42。柱圖案42由矽(Si)製成且係以正方型或圓型形成。柱圖案42之側壁具有垂直輪廓。
柱圖案42具有為50 nm或更小之第四寬度CD4。舉例而言，第四線寬CD4之寬度可在大約5 nm至大約50 nm之範圍中。此係因為，柱圖案42係藉由修整製程形成。隨後將詳細地描述修整製程。
導電層44充當閘電極以形成上部/下部通道CHL。導電層44亦充當用於傳輸驅動電壓至複數個電晶體之線。導電層44可為環繞柱圖案42之包含一種材料之均一層。亦即，成一直線地形成導電層44以傳輸驅動電壓。歸因於柱圖案42之線寬的減小，使此種情況係可能的。形成與接觸電阻無關之字元線，亦即，字元線經形成為均一的薄層且充當閘電極及線。
導電層44包括選自由多晶矽層、矽鍺(SiG)層及金屬層組成之群的一者。當導電層包括金屬層時，形成具有低電阻之字元線，藉此增加驅動電壓之傳輸效率。
藉由摻雜雜質來形成內埋式位元線45。
在下文中將描述製造具有上部/下部通道電晶體之半導體裝置之方法。
圖5A至圖5F為描述製造具有上部/下部通道電晶體之半導體裝置的方法之橫截面圖。
參看圖5A，電晶體之製造以在基板51上方形成閘極硬式遮罩層52及複數個硬式遮罩層開始。
閘極硬式遮罩層52可為氮化物層，具體而言為氮化矽(Si3 N4 )層。
硬式遮罩層包括第一硬式遮罩層53及第二硬式遮罩層54。在第二硬式遮罩層54上方形成抗反射塗佈(ARC)層55及光阻圖案56。
第一硬式遮罩層53包括非晶形碳層，且第二硬式遮罩層54包括氮氧化矽(SiON)層。
使用光阻圖案56作為蝕刻障壁來蝕刻ARC層55、第二硬式遮罩層54、第一硬式遮罩層53及閘極硬式遮罩層52。當蝕刻第一硬式遮罩層53時，移除光阻圖案56及ARC層55。當蝕刻閘極硬式遮罩層52時，亦移除第二硬式遮罩層54。
參看圖5B，執行修整製程以減小閘極硬式遮罩層52之寬度。具有減小之線寬之閘極硬式遮罩層52被稱為閘極硬式遮罩圖案52A。執行修整製程，直至閘極硬式遮罩層52之寬度變為大約50 nm或更小，更具體而言，大約5至大約50 nm。
執行修整製程以減小蝕刻目標之寬度。藉由使選自由蝕刻氣體之流動速率、電源功率、腔室壓力、基板溫度組成之群的至少任一特徵自施加給用於形成閘極硬式遮罩層52之製程之條件增加來執行修整製程。舉例而言，蝕刻氣體 之流動速率及電源功率可增加，或蝕刻氣體之流動速率、電源功率及基板溫度可增加。或者，蝕刻氣體之流動速率、電源功率、腔室壓力及基板溫度可全部增加。施加電源功率以自蝕刻氣體產生蝕刻電漿。亦藉由在維持施加給用於製造閘極硬式遮罩層52之製程之其他條件的同時減小偏壓功率來執行修整製程。施加偏壓功率以朝向基板誘導蝕刻電漿。
當在上文提及之選定條件中之至少一者下執行蝕刻製程時，在腔室中蝕刻電漿之密度增加，或者蝕刻電漿之活性減小。因此，蝕刻了蝕刻目標之側壁，藉此減小寬度。
在此實施例中，由於閘極硬式遮罩層52為氮化物層，故為SF6 、CHF及Ar之氣體混合物的蝕刻氣體之流動速率增加從而減小閘極硬式遮罩層52之寬度。
舉例而言，閘極硬式遮罩層52之蝕刻製程應用以大約20 sccm至大約300 sccm的速率流動之SF6 、CHF3 及Ar的蝕刻氣體、大約80 W至大約1,000 W之電源功率、大約100 W至大約1,000 W之偏壓功率、大約－30毫托至大約0毫托之腔室壓力及大約－100℃至大約－50℃之基板溫度。隨後，修整製程應用以大約45 sccm至大約500 sccm的速率流動之SF6 、CHF3 及Ar之蝕刻氣體、大約200 W至大約2,000 W之電源功率、大約0 W至大約200 W之偏壓功率、大約1毫托至大約100毫托之腔室壓力及大約－30℃至大約100℃之基板溫度。修整製程亦可應用以大約60 sccm至大約600 sccm之速率流動的CHF3 、CF4 及Ar之蝕刻氣體。CHF3 氣體保護氮 化物層之經蝕刻之側壁免遭損壞。CF4 氣體及SF6 蝕刻氮化物層。
在修整閘極硬式遮罩層52之前，另外執行氧化製程以防止基板51遭損壞。
圖6展示具有隨時間推移而減小之寬度的閘極硬式遮罩層52之電子顯微鏡圖像。
參看圖6，閘極硬式遮罩層52之寬度隨時間自0秒推移至110秒而減小。
用於修整閘極硬式遮罩層52之方法可應用於用於減小ARC層55、硬式遮罩層54或第一硬式遮罩層53的寬度之製程。
舉例而言，包括非晶形碳層之第一硬式遮罩層53的蝕刻製程應用以大約5 sccm至大約50 sccm之速率流動的包括氧氣(O2 )之蝕刻氣體、大約80 W至大約1,000 W電之源功率、大約50 W至大約1,000 W之偏壓功率、大約－30毫托至大約0毫托之腔室壓力，及大約－200℃至大約－100℃之基板溫度。隨後，修整製程應用以大約10 sccm至大約100 sccm之速率流動的包括O2 之蝕刻氣體、大約200 W至大約2,000 W之電源功率、大約0 W至大約500 W之偏壓功率、大約1毫托至大約100毫托之腔室壓力，及大約－100℃至大約－30℃之基板溫度。包括O2 之蝕刻氣體可為O2 、溴化氫(HBr)及氬氣(Ar)之氣體混合物或為O2 及氮氣(N2 )之氣體混合物。
移除第一硬式遮罩層53。
參看圖5C，使用閘極硬式遮罩圖案52A作為蝕刻障壁來蝕刻基板51。蝕刻製程為乾式蝕刻製程，且使用該乾式蝕刻製程來形成複數個柱圖案58。
在下文中，經蝕刻之基板51被稱為基板圖案51A。
柱圖案58由Si組成且以正方型或圓型形成，且柱圖案58之側壁具有垂直輪廓。
由於使用閘極硬式遮罩圖案52A作為蝕刻障壁，故將柱圖案58之寬度限制為50 nm或更小，更具體而言，在5 nm至50 nm之間的範圍中。亦即，歸因於光阻圖案之陷縮而具有超過50 nm之寬度之寬度柱圖案經由修整製程變為具有50 nm或更小之寬度。
參看圖5D，用雜質59摻雜基板圖案51A。因此，在柱圖案58之間的基板圖案51A中形成雜質區60。再者，可在柱圖案58之上部分中形成另一雜質區。
雜質區充當後續的源極/汲極。
參看圖5E，執行用於分割雜質區60之製程。因此，在柱圖案58兩側形成內埋式位元線60A。
為分割雜質區60，形成溝槽61以將雜質區60對半分。溝槽61之深度應當足以分割雜質區60。再者，溝槽61之寬度應為足夠而不會引起干擾。
在溝槽61中及基板圖案51A上方形成隔離層62。
可藉由沈積及回蝕製程來形成包括氧化物層之隔離層62。
執行回蝕製程以藉由使用鑲嵌字元線遮罩來暴露柱圖案 58之側壁。鑲嵌字元線遮罩指示具有用於字元線之開口區之遮罩圖案。
可藉由濕式回蝕製程、乾式回蝕製程及其組合中之一者來執行回蝕製程。
參看圖5F，在柱圖案58之側壁上形成閘極絕緣層63。
經由沈積製程或氧化製程來形成閘極絕緣層63。
形成導電層64而環繞柱圖案58之一部分。經由沈積製程或氧化製程來形成導電層64。
導電層64充當閘電極以形成上部/下部通道。導電層64亦充當用於傳輸驅動電壓至該等電晶體之線。導電層64包括SiGe層及金屬層中之一者。
經由上述製程，製造具有電晶體陣列之半導體裝置，且形成導電層64(亦即，字元線)及位元線60A。
圖7展示圖5F之半導體裝置俯視圖。
參看圖7，形成了複數個電晶體200。導電層64充當字元線及閘電極，且形成了與導電層64交叉之位元線60A。
導電層64在電晶體200中環繞柱圖案58。
儘管在圖1B中不連續地形成線圖案13，但在圖7將導電層64形成為一層。再者，儘管字元線包括圖1B中之線圖案13及閘電極12A，但字元線進一步包括圖7中之導電層64。
簡言之，在線圖案13與閘電極12A之間之接觸電阻充當圖1B之字元線中之重要電阻，字元線在圖7中與接觸電阻無關。
在關於圖7所描述之第一實施例中，導電層64充當線， 且形成閘電極以減小字元線之電阻。導電層64以線型形成。因此，形成與在線與閘電極12A之間的接觸電阻無關之導電層64，亦即，字元線。
由於柱圖案58之線寬減小，故以線型形成之字元線之電阻減小。亦即，柱圖案58之線寬減小，同時字元線之寬度係固定的，藉此將字元線形成為線型。
鄰近於柱圖案58之字元線之第五寬度CD5增加。第五寬度CD5大於圖3中展示之第三線寬CD3。換言之，字元線之尺寸增加，且字元線之電阻減小。
字元線之電阻減小，且電晶體之驅動電壓之傳輸效率增加。
圖8為包括柱頸及柱頭之典型柱圖案之橫截面圖。
參看圖8，在形成柱圖案之典型方法中，柱圖案包括柱頸65及柱頭66。柱頸65之寬度小於柱頭66之寬度。亦即，柱圖案係以假分數形成。
由於藉由濕式蝕刻製程形成柱頸65，故難以確保穩定的寬度。因此，柱圖案在濕式蝕刻製程期間陷縮。
在此實施例中，藉由執行修整製程、保持垂直地一致之寬度來形成柱圖案58。藉由乾式蝕刻製程來形成柱圖案58。因此，在此實施例中之方法克服了在圖4中說明之上述限制。
圖9A為根據本發明之第二實施例的半導體裝置之橫截面圖。
圖9B為根據本發明之第二實施例的半導體裝置之俯視 圖。
參看圖9A及圖9B，半導體裝置包括複數個具有上部/下部通道之電晶體300。每一電晶體300包括：柱圖案72、形成於柱圖案72之側壁上之閘極絕緣層73、環繞閘極絕緣層73之側壁之閘電極74，及環繞閘電極74之側壁且連接相鄰柱圖案72之線層75。電晶體300亦包括形成於柱圖案72下方之內埋式位元線76。電晶體300亦包括形成於柱圖案72處之與閘電極74之上部分及下部分接觸之源極及汲極。電晶體300包括形成於柱圖案72下方之內埋式位元線76。
藉由蝕刻基板71或執行沈積及圖案化製程而形成柱圖案72。柱圖案72由Si組成且以正方型或圓型形成。柱圖案72之側壁具有垂直輪廓。
藉由修整製程來將柱圖案72形成而具有50 nm或更小之第五寬度CD5，更具體而言，大約5 nm至大約50 nm。隨後將詳細地描述修整製程。
閘電極74歸因於經由線層75所傳輸之驅動電壓而形成上部/下部通道。
由於在用於字元線之閘電極74與線層75之間之接觸面積增加，故成一直線地形成線層75。亦即，由於線層75環繞閘電極74，故可獲得最大接觸面積。因此，接觸電阻減小。
閘電極74及線層75包含一種類型之層，其選自由多晶矽層、矽鍺(SiGe)層、鎢(W)層、鈷(Co)層、鎳(Ni)層、鈦(Ti)層、矽化鎢(WSi)層、矽化鈷(CoSi)層、矽化鎳(NiSi) 層及矽化鈦(TiSi)層組成之群。閘電極74及線層75可包括相同種類或不同種類之導電層。為減小電阻，閘電極74及線層75可包括相同種類之導電層。然而，慮及電晶體之臨限電壓，閘電極74可包括可輕易地形成且可接近所設定之臨限電壓之導電層。再者，當線層75包括金屬層時，字元線具有低電阻，藉此增加驅動電壓之傳輸效率。
藉由摻雜雜質而形成內埋式位元線76。
圖10A至圖10H為描述製造根據本發明之第二實施例的具有上部/下部電晶體之半導體裝置之方法之橫截面圖。
參看圖10A，為製造具有上部/下部通道之電晶體，在基板81上方形成閘極硬式遮罩層82及複數個硬式遮罩層。
閘極硬式遮罩層82包括氮化物層，具體而言為Si3 N4 層。
該等硬式遮罩層包括第一硬式遮罩層83及第二硬式遮罩層84。在第二硬式遮罩層84上方形成ARC層85及光阻圖案86。
第一硬式遮罩層83包括非晶形碳層，且第二硬式遮罩層84包括SiON層。
使用光阻圖案86作為蝕刻障壁來蝕刻ARC層85、第二硬式遮罩層84、第一硬式遮罩層83及閘極硬式遮罩層82。當蝕刻第一硬式遮罩層83時，移除光阻圖案86及ARC層85。當蝕刻閘極硬式遮罩層82時，移除第二硬式遮罩層84。
參看圖10B，具有減小之線寬之閘極硬式遮罩層82被稱為閘極硬式遮罩圖案82A。執行修整製程，直至閘極硬式 遮罩層82之寬度變為大約50 nm或更小，更具體而言，大約5 nm至大約50 nm。
執行修整製程以減小蝕刻目標之寬度。藉由使選自由蝕刻氣體之流動速率、電源功率、腔室壓力及基板溫度組成之群的至少一特徵自施加給用於形成閘極硬式遮罩層82的製程之條件增加來執行修整製程。舉例而言，蝕刻氣體之流動速率及電源功率可增加，或蝕刻氣體之流動速率及電源功率可增加。或者，蝕刻氣體之流動、電源功率、腔室壓力及基板溫度可同時增加。施加電源功率以使用蝕刻氣體產生蝕刻電漿。亦藉由與用於製造閘極硬式遮罩層82之製程相比減小偏壓功率來執行修整製程。施加偏壓功率以將蝕刻電漿誘導至基板。
當藉由施加上述條件中之一者來執行蝕刻製程時，在腔室中蝕刻電漿之密度增加，或蝕刻電漿之活性減小。因此，蝕刻了蝕刻目標之側壁，藉此減小寬度。
在此實施例中，由於閘極硬式遮罩層82包括氮化物層，故蝕刻氣體(亦即SF6 、CHF及Ar之氣體混合物)之流動速率增加以減小閘極硬式遮罩層82之線寬。
舉例而言，閘極硬式遮罩層82之蝕刻製程應用以大約20 sccm至大約300 sccm之速率流動的SF6 、CHF3 及Ar之蝕刻氣體、大約80 W至大約1,000 W之電源功率、大約100 W至大約1,000 W之偏壓功率、大約－30毫托至大約0毫托之腔室壓力，及大約－200℃至大約－100℃之基板溫度。隨後，修整製程應用以大約45 sccm至大約500 sccm之速率流動的 SF6 、CHF3 及Ar之蝕刻氣體、大約20 W至大約200 W之電源功率、大約0 W至大約200 W之偏壓功率、大約1毫托至大約100毫托之腔室壓力，及大約－100℃至大約－30℃之基板溫度。修整製程可應用以大約60 sccm至大約600 sccm之速率流動的CHF3 、CF4 及Ar之蝕刻氣體。CHF3 防止氮化物層之經蝕刻之側壁遭損壞。CF4 及SF6 蝕刻氮化物層。
在修整閘極硬式遮罩層82之前，可另外執行氧化製程以保護基板81免遭損壞。
用於修整閘極硬式遮罩層82之方法可應用於用於減小ARC層85、第二硬式遮罩層84或第一硬式遮罩層83的寬度之製程。
舉例而言，包括非晶形碳層之第一硬式遮罩層83的蝕刻製程應用以大約5 sccm至大約50 sccm之速率流動的具有O2 之蝕刻氣體、大約80 W至大約1,000 W之電源功率、大約50 W至大約1,000 W之偏壓功率、大約－30毫托至大約0毫托之腔室壓力，及大約－200℃至大約－100℃之基板溫度。隨後，修整製程應用以大約10 sccm至大約100 sccm之速率流動的具有O2 之蝕刻氣體、大約200 W至大約2,000 W之電源功率、大約0 W至大約500 W之偏壓功率、大約1毫托至大約100毫托之腔室壓力，及大約－100℃至大約－30℃之基板溫度。包括O2 之蝕刻氣體可為O2 、HBr及Ar之氣體混合物，或為O2 及N2 之氣體混合物。
移除第一硬式遮罩層83。
參看圖10C，使用閘極硬式遮罩圖案82A作為蝕刻障壁 來蝕刻基板81。蝕刻製程為乾式蝕刻製程。因此，使用乾式蝕刻製程形成複數個柱圖案88。
在下文中，經蝕刻之基板81被稱為基板圖案81A。
柱圖案88由Si組成且以正方型或圓型形成。柱圖案88之側壁具有垂直輪廓。
由於使用閘極硬式遮罩圖案82A作為蝕刻障壁，故柱圖案88具有為50 nm或更小之寬度。亦即，歸因於光阻圖案之陷縮而具有超過50 nm之寬度的柱圖案藉由修整製程變為具有50 nm或更小之線寬。
參看圖10D，用雜質89摻雜基板圖案81A以藉此在基板圖案81A中於柱圖案88之間形成雜質區90。在柱圖案88之上部分中的雜質區90充當用於形成上部/下部通道之源極/汲極區。
參看圖10E，執行用於分割雜質區90之製程。因此，在柱圖案88之兩側形成內埋式位元線90A。
在用於分割雜質區90之製程中，形成溝槽91以分割雜質區90。溝槽91之深度應足以分割雜質區90。再者，溝槽91之寬度應為足夠的而不會引起干擾。
在溝槽91中及基板圖案81A上方形成隔離層92。
可藉由沈積及回蝕製程來形成包括氧化物層之隔離層92。
執行回蝕製程以藉由使用鑲嵌字元線遮罩來暴露柱圖案88之側壁。鑲嵌字元線遮罩為包括用於字元線之開口區之遮罩圖案。
回蝕製程可為濕式回蝕製程、乾式蝕刻製程及其組合中之一者。
參看圖10F，在柱圖案88之側壁上形成閘極絕緣層93。
經由沈積製程或氧化製程來形成閘極絕緣層93。
形成閘電極94以填充柱圖案88之一部分。可經由沈積及回蝕製程來形成閘電極94。
閘電極94由一種類型之層組成，其選自由多晶矽層、SiGe層、W層、Co層、Ni層、Ti層、WSi層、CoSi層、NiSi層及TiSi層組成之群。
參看圖10G，蝕刻閘電極94以形成環繞柱圖案88之側壁的閘電極圖案94A。藉由在閘電極94上鄰近於柱圖案88之遮罩圖案95，且使用遮罩圖案95作為蝕刻障壁來蝕刻閘電極94，而執行此蝕刻製程。當完成蝕刻製程時，移除遮罩圖案95。
參看圖10H，形成線層97而環繞閘電極圖案94A且連接相鄰柱圖案88。
線層97傳輸驅動電壓至電晶體。電晶體由一種類型之層組成，其選自由多晶矽層、SiGe層、W層、Co層、Ni層、Ti層、WSi層、CoSi層、NiSi層及TiSi層組成之群。
閘電極94及線層97可包括相同種類或不同種類之導電層。為減小電阻，閘電極94及線層97可包括相同種類之導電層。然而，慮及電晶體之臨限電壓，閘電極94可包括可輕易地形成且接近經設定之臨限電壓之導電層。再者，當線層97包括金屬層時，形成具有低電阻之字元線，藉此增 加傳輸效率。
因此，形成具有電晶體陣列之半導體裝置。形成包括閘電極圖案94A及線層97之字元線，及位元線90A。
圖11為圖10H中展示之半導體裝置之俯視圖。
參看圖11，形成複數個電晶體400。形成包括閘電極圖案94A及線層97之字元線，及與字元線交叉之位元線90A。
線層97環繞閘電極圖案94A。
儘管在圖1B中並非成一直線地形成線圖案13，但在圖11中成一直線地形成線層97。
由於線圖案13連接至閘電極圖案12A之一部分，故接觸面積不足。然而，由於線層97環繞閘電極94A，故可確保足夠之接觸面積。
在第二實施例中，如參看圖11所描述，線層97環繞閘電極圖案94A以減小字元線之電阻。
因此，當接觸面積增加時，字元線之電阻減小。接觸面積之增加指示在線層97與閘電極圖案94A之間的接觸面積之增大。
由於柱圖案88之寬度減小，故成一直線地形成之字元線之電阻減小。亦即，柱圖案88之寬度減小，同時字元線之寬度係固定的，藉此成一直線地形成字元線。
鄰近於柱圖案88之字元線之第六寬度CD6增加。第六寬度CD6大於圖3中之第三寬度CD3。換言之，字元線之尺寸增加。結果，字元線之電阻減小以藉此增加傳輸至每一電 晶體之驅動電壓之傳輸效率。
在製造柱圖案之典型方法中，柱圖案包括柱頸65及柱頭66。柱頸65之寬度小於柱頭66之寬度。亦即，柱圖案以假分數型形成。
由於執行濕式蝕刻製程以形成柱頸65，故難以確保穩定的寬度。因此，柱圖案在濕式蝕刻製程期間陷縮。
然而，由於執行修整製程以形成柱頸65，故可確保柱圖案之一致的長度。執行濕式蝕刻製程以形成柱圖案88。因此，有可能克服以上的限制。
在本發明中，在具有上部/下部通道之電晶體陣列中用於電晶體的驅動電壓之傳輸效率增加。此外，防止柱圖案之陷縮。
儘管已關於特定實施例而描述本發明，但本發明之以上實施例為說明性而非限制性的。對熟習此項技術者將顯而易見，在不偏離如以下申請專利範圍中所界定之本發明的精神及範疇之情況下，可作出多種改變及修改。
11‧‧‧柱圖案
12‧‧‧閘極圖案
12A‧‧‧閘電極/閘電極圖案
12B‧‧‧閘極絕緣層
13‧‧‧線圖案
21‧‧‧光阻圖案
31‧‧‧字元線
41‧‧‧基板
42‧‧‧柱圖案
43‧‧‧閘極絕緣層
44‧‧‧導電層
45‧‧‧內埋式位元線
51‧‧‧基板
51A‧‧‧基板圖案
52‧‧‧閘極硬式遮罩層
52A‧‧‧閘極硬式遮罩圖案
53‧‧‧第一硬式遮罩層
54‧‧‧第二硬式遮罩層
55‧‧‧抗反射塗佈(ARC)層
56‧‧‧光阻圖案
58‧‧‧柱圖案
59‧‧‧雜質
60‧‧‧雜質區
60A‧‧‧內埋式位元線
61‧‧‧溝槽
62‧‧‧隔離層
63‧‧‧閘極絕緣層
64‧‧‧導電層
65‧‧‧柱頸
66‧‧‧柱頭
71‧‧‧基板
72‧‧‧柱圖案
73‧‧‧閘極絕緣層
74‧‧‧閘電極
75‧‧‧線層
76‧‧‧內埋式位元線
81‧‧‧基板
81A‧‧‧基板圖案
82‧‧‧閘極硬式遮罩層
82A‧‧‧閘極硬式遮罩圖案
83‧‧‧第一硬式遮罩層
84‧‧‧第二硬式遮罩層
85‧‧‧ARC層
86‧‧‧光阻圖案
88‧‧‧柱圖案
89‧‧‧雜質
90‧‧‧雜質區
90A‧‧‧內埋式位元線
91‧‧‧溝槽
92‧‧‧隔離層
93‧‧‧閘極絕緣層
94‧‧‧閘電極
94A‧‧‧閘電極圖案
95‧‧‧遮罩圖案
97‧‧‧線層
100‧‧‧電晶體
200‧‧‧電晶體
300‧‧‧電晶體
400‧‧‧電晶體
CD1‧‧‧第一線寬
CD3‧‧‧第三線寬
CD4‧‧‧第四線寬
CD5‧‧‧第五寬度
CD6‧‧‧第六寬度
CHL‧‧‧通道
圖1A為典型上部/下部電晶體陣列之橫截面圖。
圖1B為典型上部/下部電晶體陣列之俯視圖。
圖2為陷縮之光阻圖案之電子顯微鏡圖像。
圖3為字元線之俯視圖。
圖4A為根據本發明之第一實施例的半導體裝置之橫截面圖。
圖4B為根據本發明之第一實施例的半導體裝置之俯視 圖。
圖5A至圖5F為製造具有上部/下部通道電晶體之半導體裝置的方法之橫截面圖。
圖6展示具有隨時間推移而減小之寬度的閘極硬式遮罩層之電子顯微鏡圖像。
圖7為圖5F中展示之半導體裝置之俯視圖。
圖8為具有柱頸及柱頭之典型柱圖案之橫截面圖。
圖9A為根據本發明之第二實施例的半導體裝置之橫截面圖。
圖9B為根據本發明之第二實施例的半導體裝置之俯視圖。
圖10A至圖10H為描述製造根據本發明之第二實施例的具有上部/下部電晶體之半導體裝置的方法之橫截面圖。
圖11為圖10H中展示之半導體裝置之俯視圖。
42‧‧‧柱圖案
43‧‧‧閘極絕緣層
44‧‧‧導電層
100‧‧‧電晶體
CD4‧‧‧第四線寬

Claims (36)

  1. 一種半導體裝置，其包含：若干柱圖案；一環繞該等柱圖案之閘極絕緣層；及一環繞該閘極絕緣層且連接相鄰閘極絕緣層之導電層，其中每一柱圖案具有一在整個高度上一貫的寬度，且該寬度小於一曝光技術之顯影檢查臨界尺寸(DICD)且在大約5奈米(nm)至大約50奈米(nm)之範圍中。
  2. 如請求項1之裝置，其中該導電層係形成為直線。
  3. 如請求項1之裝置，其中該導電層包含選自由多晶矽層、矽鍺(SiGe)層、鎢(W)層、鈷(Co)層、鎳(Ni)層、鈦(Ti)層、矽化鎢(WSi)層、矽化鈷(CoSi)層、矽化鎳(NiSi)層及矽化鈦(TiSi)層組成之群的一層。
  4. 如請求項1之裝置，其中該等柱圖案之側壁包含一垂直輪廓。
  5. 如請求項1之裝置，其中該導電層形成一上部/下部通道。
  6. 如請求項1之裝置，其進一步包含形成於該等柱圖案之上部分及下部分中之一源極及一汲極。
  7. 如請求項6之裝置，其中形成於該等柱圖案之該下部分中之該源極及該汲極充當一內埋式位元線。
  8. 一種半導體裝置，其包含：柱圖案；一環繞該等柱圖案之閘極絕緣層； 一環繞該閘極絕緣層之閘電極；及一環繞該閘電極且連接相鄰閘電極之導電線層，其中該閘電極及該導電線層包括不同的導電材料。
  9. 如請求項8之裝置，其中該線層係形成為直線。
  10. 如請求項8之裝置，其中該閘電極及該線層包含選自由多晶矽層、SiGe層、W層、Co層、Ni層、Ti層、WSi層、Co層、NiSi層及TiSi層組成之群的層。
  11. 如請求項8之裝置，其中各柱圖案之寬度在大約5nm至大約50nm的範圍中，且該等柱圖案之側壁包含一垂直輪廓。
  12. 如請求項8之裝置，其中該閘電極形成一上部/下部通道。
  13. 如請求項8之裝置，其進一步包含形成於該等柱圖案之上部分及下部分中之一源極及一汲極。
  14. 如請求項13之裝置，其中形成於該柱圖案之該下部分中之該源極及該汲極充當一內埋式位元線。
  15. 一種製造一半導體裝置方法，該方法包含：提供一基板；在該基板上方形成若干柱圖案，其中每一柱圖案具有一在整個高度上一貫的寬度，且該寬度小於一曝光技術之顯影檢查臨界尺寸(DICD)且在大約5奈米(nm)至大約50奈米(nm)之範圍中；形成一閘極絕緣層而環繞該等柱圖案；及形成一導電層而環繞該閘極絕緣層且連接相鄰閘極絕 緣層；其中該導電層充當一閘電極及一線。
  16. 如請求項15之方法，其中該導電層係形成為直線。
  17. 如請求項15之方法，其中該導電層包含選自由多晶矽層、SiGe層、W層、Co層、Ni層、Ti層、WSi層、CoSi層、NiSi層及TiSi層組成之群的一層。
  18. 如請求項15之方法，其中該柱圖案之側壁包含一垂直輪廓。
  19. 如請求項15之方法，其中該導電層形成一上部/下部通道。
  20. 如請求項15之方法，其進一步包含，在形成該等柱圖案之後，在該等柱圖案之上部分及下部分中形成一源極及一汲極。
  21. 如請求項15之方法，其中形成於該等柱圖案之該下部分中之該源極及該汲極充當一內埋式位元線。
  22. 如請求項15之方法，其中形成該等柱圖案包含：提供一基板；在該基板上形成一第一硬式遮罩層及一第二硬式遮罩圖案；藉由使用該第二硬式遮罩圖案作為一蝕刻障壁來蝕刻該第一硬式遮罩層以形成一第一硬式遮罩圖案；減小該第一硬式遮罩圖案之寬度；及藉由使用該減小之第一硬式遮罩圖案作為一蝕刻障壁來蝕刻該基板以形成具有一垂直輪廓之柱圖案。
  23. 如請求項22之方法，其中藉由使選自由一蝕刻氣體之一流動速率、一電源功率、一腔室壓力及一基板溫度組成之群的至少一特徵增加為高於用於形成該第一硬式遮罩圖案的製程之條件來執行減小該第一硬式遮罩圖案的寬度。
  24. 如請求項22之方法，其中藉由使一蝕刻氣體之一流動速率、一電源功率、一腔室壓力及一基板溫度增加為高於用於形成該第一硬式遮罩圖案之製程之條件來執行減小該第一硬式遮罩圖案的該寬度。
  25. 如請求項22之方法，其中藉由使偏壓功率減小為低於在用於形成該第一硬式遮罩圖案之製程中所使用的偏壓來執行減小該第一硬式遮罩圖案之該寬度。
  26. 一種製造一半導體裝置方法，該方法包含：提供一基板；形成柱圖案；形成一閘極絕緣層而環繞該等柱圖案；形成一閘電極而環繞該閘極絕緣層；及形成一導電線層而環繞該閘電極且連接相鄰閘電極，其中該閘電極及該導電線層包括不同的導電材料。
  27. 如請求項26之方法，其中該層係形成為直線。
  28. 如請求項26之方法，其中該閘電極及該線層包含選自由多晶矽層、SiGe層、W層、Co層、Ni層、Ti層、WSi層、CoSi層、NiSi層及TiSi層組成之群的任何層。
  29. 如請求項26之方法，其中各柱圖案之寬度在大約5nm至 大約50nm之範圍中，且該等柱圖案之側壁包含一垂直輪廓。
  30. 如請求項26之方法，其中該導電層形成一上部/下部通道。
  31. 如請求項26之方法，其進一步包含，在形成該等柱圖案之後，在該等柱圖案之上部分及下部分中形成一源極及一汲極。
  32. 如請求項31之方法，其中形成於該等柱圖案之該下部分中之該源極及該汲極充當一內埋式位元線。
  33. 如請求項26之方法，其中形成該等柱圖案包含：提供一基板；在該基板上方形成一第一硬式遮罩層及一第二硬式遮罩圖案；藉由使用該第二硬式遮罩圖案作為一蝕刻障壁來蝕刻該第一硬式遮罩層以形成一第一硬式遮罩圖案；減小該第一硬式遮罩圖案之寬度；及藉由使用具有經減小之寬度之該第一硬式遮罩圖案作為一蝕刻障壁來蝕刻該基板以形成具有一垂直輪廓之柱圖案。
  34. 如請求項33之方法，其中藉由使選自由一蝕刻氣體之一流動速率、一電源功率、一腔室壓力及一基板溫度組成之群的至少一特徵增加為高於用於形成該第一硬式遮罩圖案之製程之條件來執行減小該第一硬式遮罩圖案之該寬度。
  35. 如請求項33之方法，其中藉由使一蝕刻氣體之一流動速率、一電源功率、一腔室壓力及一基板溫度增加為高於用於形成該第一硬式遮罩圖案之製程之條件來執行減小該第一硬式遮罩圖案的該寬度。
  36. 如請求項33之方法，其中藉由使偏壓功率減小為低於用於形成該第一硬式遮罩圖案之製程的一偏壓功率來執行減小該第一硬式遮罩圖案之該寬度。
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