KR20070007451A - 리세스 게이트를 갖는 반도체 장치 및 이의 제조 방법 - Google Patents

리세스 게이트를 갖는 반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

자기 정렬된 콘택 식각(self aligned contact etch)시 식각 마진을 향상시킬 수 있는 리세스 게이트를 갖는 반도체 장치는 기판에 리세스가 구비되고, 리세스 내측 표면 상에 게이트 절연막이 구비된다. 게이트 절연막 상에는 상기 기판의 표면 위로 돌출되는 게이트 전극이 구비된다. 기판 상으로 돌출된 게이트 전극의 상부면 및 측벽을 커버하며, 평탄한 상부면 및 상부면의 에지(edge)로부터 실질적으로 수직하는 방향으로 연장되는 측벽을 갖는 캡핑막 패턴이 구비된다. 따라서, 캡핑층 패턴의 실질적으로 수직하는 프로파일을 갖는 모서리에 의해, 이 후에 진행되는 자기 정렬된 콘택 형성을 위한 이방성 식각 공정시 상기 캡핑층 패턴의 측벽이 식각됨으로써 게이트 전극이 노출되는 문제를 방지할 수 있다.

Description

리세스 게이트를 갖는 반도체 장치 및 이의 제조 방법{Semiconductor device having a recess gate and method of manufacturing the same}
도 1은 종래의 리세스 게이트를 갖는 반도체 장치를 설명하기 위한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 리세스 게이트를 갖는 반도체 장치를 설명하기 위한 단면도이다.
도 3 내지 도 8은 상기 리세스 게이트를 갖는 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 소자 분리막
110 : 리세스 110 : 게이트 절연막
114a : 제1도전층 패턴 116a : 제2도전층 패턴
115a : 게이트 전극 120a : 캡핑막 패턴
124 : 층간 절연막
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다 보다 상세하게는, 반도체 기판에 형성된 리세스(recess)에 게이트 전극의 일부가 매립되는 구조를 갖는 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치가 고집적화 되어감에 따라 패턴의 선폭 및 패턴 간격이 현저하게 좁아지고 있다. 이에 따라, 트랜지스터의 선폭이 줄어들기 때문에 채널 길이(channel length)도 줄어들게 된다. 상기 채널 길이가 트랜지스터가 동작에 필요한 유효 채널 길이 보다 작게 형성되면, 단채널 효과(short channel effect)에 의해서 트랜지스터 동작 특성이 저하되는 문제가 발생할 수 있다. 이를 해결하기 위해서, 트랜지스터의 유효 채널 길이를 확보하기 위한 다양한 구조의 트랜지스터가 시도되고 있다.
상기와 같은 단채널 효과를 방지할 수 있는 유효 채널 길이를 가지면서 트랜지스터의 성능을 극대화시키기 위한 방법의 하나로 리세스된 채널을 갖는 트랜지스터(recessed channel array transistor)가 개발되었다. 일 예로, 대한민국 공개특허 제20050008223호에는 반도체 기판에 형성된 리세스 내부에 게이트 전극이 배치됨으로써, 상기 리세스를 따라 채널이 형성되는 트랜지스터 제조 방법이 개시되어 있다.
도 1은 종래 기술에 따른 리세스 게이트를 갖는 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(10)은 소자 분리막(12)과, 상기 소자 분리막(12) 사이에 수직 방향으로 형성된 리세스(15)와, 상기 리세스(15) 내부에 구비되 는 게이트 전극(25)을 갖는다.
상기 게이트 전극(25) 상에는 하드 마스크막 패턴(30)이 구비되고, 상기 게이트 전극(25)의 측벽에는 스페이서(35)가 구비된다. 상기 하드 마스크 패턴(30) 및 스페이서(35)는 상기 게이트 구조물들 사이의 기판(10)의 표면 부위에 소스/드레인(미도시)을 형성하기 위한 불순물을 주입하거나, 또는 상기 소스/드레인과 전기적으로 접속시키기 위한 자기 정렬된 콘택(self aligned contact) 식각시 상기 게이트 전극(25)을 보호하기 위하여 제공된다.
상기 스페이서(35)는 통상적인 증착 공정 및 에치백 공정에 의해 형성될 수 있다. 이 때, 상기 스페이서(35)의 상부 폭(W1)은 그 하부 폭(W2)에 비해 작게 형성되기 때문에 상기 스페이서(35)의 상부 측벽은 완만한 경사를 갖게 된다. 그런데, 자기 정렬된 콘택 공정에 사용되는 통상적인 이방성 식각시 수직 방향으로 진행하는 식각 가스에 의해 상기 경사를 갖는 스페이서(35)의 측면이 식각될 수 있다.
이에 따라, 상기 스페이서(35)의 상부 측벽이 점점 소실되어 상기 게이트 전극(25)의 표면이 노출될 수 있다. 그 결과, 후속하여 상기 스페이서(35) 사이에 형성되는 콘택 플러그(미도시)와 상기 게이트 전극(25)이 접촉하여 단락(short)이 발생할 수 있다.
한편, 디자인 룰(design rule)이 감소됨에 따라, 상기 스페이서(35)에 의해 상기 게이트 전극(25) 사이의 폭(L2)도 점점 줄어들고 있다. 이에 따라, 상기 게이트 전극(25) 사이의 좁은 공간에 상기 콘택을 형성하는 것이 어려워지고 있다.
따라서, 본 발명의 제1목적은 자기 정렬된 콘택 형성시 향상된 식각 마진을 가지는 리세스 게이트를 갖는 반도체 장치를 제공하는데 있다.
또한, 본 발명의 제2목적은 상기 리세스 게이트를 갖는 반도체 장치를 제조하는데 적합한 방법을 제공하는데 있다.
상기 제1목적을 달성하기 위한 본 발명의 일 측면에 따른 리세스 게이트를 갖는 반도체 장치는, 리세스를 포함하는 기판과, 상기 리세스 내측 표면 상에 구비된 게이트 절연막과, 상기 게이트 절연막 상에 형성되고, 상기 기판의 표면 위로 돌출되도록 구비되는 게이트 전극과, 상기 기판 상으로 돌출된 상기 게이트 전극의 상부면 및 측벽을 커버하도록 배치되고 평탄한 상부면 및 상기 상부면의 에지로부터 실질적으로 수직하는 방향으로 연장되는 측벽을 갖는 캡핑막 패턴을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 기판 상에 존재하는 상기 게이트 전극은 상기 리세스 내부에 존재하는 상기 게이트 전극의 폭보다 작은 폭을 가질 수 있다.
또한, 상기 캡핑막 패턴은 상기 리세스의 폭과 실질적으로 동일한 폭을 갖거나 또는 상기 리세스의 폭보다 큰 폭을 가질 수 있다.
상기 제2목적을 달성하기 위한 본 발명의 다른 측면에 따른 리세스 게이트를 갖는 반도체 장치 제조 방법은, 먼저 기판에 리세스를 형성하고, 상기 리세스의 내 측 표면 상에 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 상기 기판의 표면 위로 돌출되는 게이트 전극을 형성한다. 상기 기판 상으로 돌출된 상기 게이트 전극의 상부면 및 측벽을 커버하도록 형성되고, 평탄한 상부면 및 상기 상부면의 에지로부터 실질적으로 수직하는 방향으로 연장되는 측벽을 갖는 캡핑막 패턴을 형성하는 단계를 포함한다.
본 발명의 다른 실시예에 따르면, 상기 캡핑막 패턴을 형성하는 단계는 상기 기판 상에 상기 게이트 전극의 높이보다 큰 높이를 갖는 캡핑막을 형성한다. 상기 캡핑막 패턴의 상부면을 평탄화시킨다. 상기 캡핑막 상에 제2포토레지스 패턴을 형성한다. 이어서, 상기 제2포토레지스트 패턴을 식각 마스크로 사용하여 상기 기판이 노출되도록 상기 캡핑막을 부분적으로 제거한다.
상기한 방법에 의하면, 게이트 전극을 감싸도록 배치되는 캡핑막 패턴의 상부면과 측벽 사이에 실질적으로 수직하는 모서리를 갖는다. 이에 따라, 자기 정렬된 콘택 공정을 진행하는 과정에서, 콘택홀을 형성하기 위한 식각시 식각 선택비에 의해 상기 캡핑막 패턴의 상부가 다소 식각되더라도, 상기 캡핑막 패턴의 평탄한 상부면에 의해 상기 캡핑막 패턴의 측벽이 보호될 수 있다. 따라서, 상기 자기 정렬된 콘택 식각에 대한 마진이 향상되어 소자의 신뢰성이 향상될 수 있다.
이하, 본 발명에 따른 바람직한 실시예들에 따른 리세스 게이트를 갖는 반도체 장치 및 이의 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명하지만 본 발명이 하기의 실시예에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다 른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 "제1", "제2", "제3" 및/또는 "제4"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서, "제1", "제2", "제3" 및/또는 "제4"는 각 층(막), 영역, 패드, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 2는 본 발명의 일 실시예에 따른 리세스 게이트를 갖는 반도체 장치를 설명하기 위한 단면도이다.
도 2를 참조하면, 상기 일 실시예에 따른 반도체 장치는 소자 분리막(102)이 형성된 반도체 기판(100)의 표면 부위에 리세스(110)가 구비된다. 상기 리세스(110)의 내측면에는 게이트 절연막(112)이 구비되고, 상기 게이트 절연막(112) 상에는 상기 기판(100) 상으로 돌출되는 게이트 전극(115a)이 구비된다. 상기 게이트 전극(115a)의 상부면 및 측벽을 커버하도록 배치되고, 박스(box) 형태를 가지는 캡 핑층 패턴(120a)이 구비된다.
이하에서는, 상기 반도체 장치의 구성 요소들을 보다 상세히 설명하기로 한다.
상기 소자 분리막(102)은 고밀도 플라즈마(high density plasma) 산화물, SOG(spin on glass) 산화물, USG(undoped silicate glass)와 같은 실리콘 산화물로 형성될 수 있고, 통상적인 셸로우 트렌치 소자 분리(shallow trench isolation; STI) 공정에 의해 형성될 수 있다.
상기 리세스(110)는 상기 기판(100)의 표면에 대하여 실질적으로 수직하는 방향으로 형성된 것이 바람직하다. 상기 게이트 절연막(112)은 일반적으로 실리콘 산화물로 형성할 수 있으나, 고유전율(high k)을 갖는 금속 산화물로 형성할 수도 있다. 특히, 상기 금속 산화물을 게이트 절연막(112)으로 적용할 경우에는 얇은 등가 산화막 두께를 가지면서도 우수한 누설 전류 특성을 나타낸다.
상기 게이트 전극(115a)은 상기 리세스(110)를 채우면서, 상기 기판(100)의 표면 위로 돌출되도록 구비된다. 상기 기판(100)의 표면 위로 돌출된 게이트 전극(115a)의 폭은 상기 리세스(110)의 폭보다 작게 형성된다. 이로써, 서로 인접하는 상기 게이트 전극(115a) 사이의 공간이 충분히 확보되기 때문에, 상기 공간에 형성되는 콘택 플러그(미도시)를 형성하기 위한 마진이 향상될 수 있다. 상기 기판(100) 위로 돌출된 게이트 전극(115a)과 기판(100) 사이에는 홈(121)이 형성될 수 있다.
상기 게이트 전극(115a)은 제1도전층 패턴(114a)과 제2도전층 패턴(116a)이 적층된 다층 구조를 가질 수 있다. 예를 들면, 상기 제1도전층 패턴(114a)은 인(P) 또는 비소(As)로 도핑된 폴리실리콘으로 이루어지고, 상기 제2도전층 패턴(116a)은 금속 실리사이드로 이루어질 수 있다. 상기 금속 실리사이드의 예로는 텅스텐 실리사이드(WSi), 티타늄 실리사이드(TiSi), 코발트 실리사이드(CoSi) 등이 있다. 이와는 다르게, 상기 게이트 전극(115a)은 폴리실리콘층, 금속 실리사이드층, 금속층 등을 포함하는 다층 구조로 형성될 수도 있다.
상기 캡핑층 패턴(120a)은 상기 게이트 전극(115a)의 표면을 커버하도록 구비된다. 구체적으로, 또한, 상기 캡핑층 패턴(120a)은 상기 리세스(110a)의 폭과 실질적으로 동일한 폭을 갖거나 또는 상기 리세스(110a)의 폭보다 큰 폭을 가지면서, 상기 리세스(110)와 오버랩되도록 형성된다. 보다 바람직하게는, 상기 게이트 전극(110a) 사이의 공간을 더 많이 확보하기 위하여, 상기 리세스(110)의 폭과 실질적으로 동일한 폭을 가진다.
상기 캡핑층 패턴(120a)은 실리콘 질화물로 이루어질 수 있다. 구체적으로, 상기 캡핑층 패턴(120a)은 평탄한 상부면 및 상기 상부면의 에지로부터 실질적으로 수직하는 방향으로 연장되는 측벽을 가지도록 형성되는 것이 바람직하다. 이와 같이, 상기 캡핑층 패턴(120a)은 실질적으로 수직하는 모서리를 갖는 형상을 가지기 때문에, 상기 게이트 전극(115a)의 모서리 부위로부터 상기 캡핑층 패턴(120a)의 모서리까지의 거리가 증가된다. 요컨대, 상기 게이트 전극(115a)은 어깨(shoulder) 형상의 스페이서 대신에, 박스(box) 형상의 캡핑막 패턴(120a)을 가지게 된다.
이 후에 진행되는, 자기 정렬된 콘택 형성을 위한 이방성 식각 공정시 식각 가스 또는 이온들은 상기 기판(100)의 표면에 대하여 실질적으로 수직하는 방향으로 진행하게 된다. 이에 따라, 상기 식각 가스 또는 이온들에 의해 상기 캡핑막 패턴(120a)의 상부면이 다소 식각되더라도, 상기 캡핑막 패턴(120a)의 평탄한 상부면에 의해 상기 게이트 전극(115a)의 측면을 커버하는 캡핑층 패턴(120a)이 과도하게 식각되는 것이 방지될 수 있다.
한편, 상기 게이트 전극(115a)에 존재하는 홈(121)은 상기 캡핑층 패턴(120a)에 의해 매립되고, 이 후에 상기 게이트 전극(115a) 사이에 형성되는 콘택 플러그(미도시)와 전기적으로 절연된다.
도 3 내지 도 8은 상기 리세스 게이트를 갖는 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 실리콘웨이퍼와 같은 반도체 기판(100)에 STI 공정을 통해 소자 분리막(102)을 형성한다. 상기 소자 분리막(102)에 의해 상기 기판(100)은 액티브 영역과 필드 영역으로 구분될 수 있다.
상기 기판(100) 상에 패드 산화막(104)을 형성한다. 상기 패드 산화막(104)은 열산화 공정을 통해 형성할 수 있다. 상기 패드 산화막(104) 상에 리세스(110)가 형성될 부위를 정의하는 제1마스크 패턴(106)을 형성한다. 상기 제1마스크 패턴(106)은 실리콘 질화물로 형성될 수 있다.
도 4를 참조하면, 상기 기판(100)을 부분적으로 노출시키는 제1마스크 패턴(106)을 식각 마스크로 하는 이방성 식각 공정을 통해 리세스(110)를 형성한다. 상기 이방성 식각 공정의 예로는 반응성 이온 식각(reactive ion etch; RIE) 공정, 케미컬 건식 식각(chemical dry etch; CDE) 또는 이들이 혼합된 공정 등이 있다.
이 때, 인접하는 액티브 영역의 기판(100)에 리세스가 형성되면서 상기 소자 분리막(102)의 상부 일부가 제거될 수 있다.
도 5를 참조하면, 상기 기판(100)의 상부면과 상기 리세스(110)의 내측 표면 상에 게이트 절연막(112)이 형성된다. 상기 게이트 절연막(112)은 실리콘 산화물 또는 금속 산화물로 형성될 수 있다.
상기 게이트 절연막(112) 상에 상기 리세스(110) 내부를 충분히 채우는 제1도전층(114)을 형성한다. 상기 제1도전층(114)은 폴리실리콘층으로 이루어질 수 있다. 상기 제1도전층(114)은 도핑되지 않은 폴리실리콘층을 형성한 후, 이온 주입 공정을 통해 인 또는 비소와 같은 5족 원소로 도핑시킬 수 있다. 이와는 다르게, 상기 제1도전층(114)은 폴리실리콘 증착시 상기 불순물을 인시튜 방식으로 도핑할 수도 있다.
상기 제1도전층(114) 상에 제2도전층(116)을 형성한다. 상기 제2도전층(116)은 금속 실리사이드로 형성될 수 있다. 상기 금속 실리사이드의 예로서는 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi2) 등이 있다.
상기 제2도전층(116) 상에 상기 리세스(110)의 폭보다 작은 폭을 갖는 제2마스크 패턴(118)을 형성한다. 상기 제2마스크 패턴(118)은 상기 제1 및 제2도전층(114, 116)을 패터닝하는 이방성 식각 공정시 식각 마스크로 제공된다. 여기서, 상 기 제2마스크 패턴(118)은 식각 저항성이 강한 물질로 형성되는 것이 바람직하다. 예를 들면, 상기 제2마스크 패턴(118)은 반사 방지층(미도시), 비정질 탄소층(미도시) 및 포토레지스트층(미도시)을 포함하는 다층 구조로 이루어질 수 있다. 상기 반사 방지층은 실리콘 산화 질화물(SiON)로 형성될 수 있고, 상기 비정질 탄소층은 상기 포토레지스트층을 보강하기 위하여 제공된다.
도 6을 참조하면, 상기 제2마스크 패턴(118)을 식각 마스크로 사용하여 상기 제2도전층(116) 및 상기 기판(100) 상에 존재하는 제1도전층(114)을 순차적으로 이방성 식각하여 상부 폭이 하부 폭보다 작은 게이트 전극(115a)을 형성한다. 예를 들면, 상기 게이트 전극(115a)은 상기 반응성 이온 식각 공정 또는 케미컬 건식 식각 공정을 통해 형성될 수 있다. 구체적으로, 상기 이방성 식각 공정은 식각 시간과 같은 식각 조건들을 조절함으로써, 상기 리세스(110) 내부에 존재하는 제1도전층(114)은 식각하지 않도록 한다. 상기 식각 공정을 수행하는 과정에서 상기 기판(100)과 상기 게이트 전극(115a) 사이에는 소정의 홈(121)이 형성될 수 있다.
상기 게이트 전극(115a)을 형성한 후에 상기 제2마스크 패턴(118)을 이루는 비정질 탄소층 및 포토레지스트층은 통상적인 포토레지스트 애싱 및 스트립 공정을 통해 제거된다.
도 7을 참조하면, 상기 게이트 전극(115a) 상에 상기 홈(121)을 충분히 채우는 캡핑층(120)을 형성한다. 상기 캡핑층(120)은 실리콘 질화물로 이루어질 수 있다. 다음에, 상기 캡핑층(120)의 상부를 화학적 기계적 연마 공정(chemical mechanical polishing; CMP) 또는 에치백(etchback) 공정과 같은 평탄화 공정을 통 해 평탄화시킨다.
상기 상부가 평탄화된 캡핑층(120) 상에 제3마스크 패턴(122)을 형성한다. 상기 제3마스크 패턴(122)은 포토리소그래피 공정을 통해 형성되는 포토레지스트 패턴을 포함하며, 식각 저항성을 높이기 위하여 상기 제2마스크 패턴(118)과 동일한 구조로 형성될 수 있다.
다시 도 2를 참조하면, 상기 제3마스크 패턴(122)을 식각 마스크로 사용하는 이방성 식각 공정을 수행함으로써, 상기 게이트 전극(115a)의 상부면 및 측면을 커버하도록 배치되는 캡핑층 패턴(120a)을 형성한다. 상기 캡핑층 패턴(120a)은 상기 평탄화 공정에 의해 평탄한 상부면을 가지며, 상기 이방성 식각 공정에 의해 상기 상부면의 에지로부터 실질적으로 수직하는 방향으로 연장되는 측벽을 가질 수 있다. 또한, 상기 캡핑층 패턴(120a)은 상기 리세스(110)의 폭과 실질적으로 동일한 폭을 가지거나 또는 상기 리세스(110)의 폭보다 큰 폭을 가지는 것이 바람직하다. 보다 바람직하게는, 상기 캡핑층 패턴(120a)은 상기 리세스(110)와 실질적으로 동일한 폭을 가지면서, 상기 리세스(110)와 정확히 오버랩되도록 형성된다. 이 때, 상기 홈(121)은 상기 캡핑층 패턴(120a)에 의해 충분히 매립되어, 이후에 형성되는 콘택 플러그(미도시)와 전기적으로 절연될 수 있다.
도 8을 참조하면, 상기 기판(100) 상에 상기 게이트 캡핑층 패턴(120a)사이의 공간을 충분히 채우는 층간 절연막(124)을 형성한다. 상기 층간 절연막(124)은 실리콘 산화물로 형성될 수 있다. 상기 실리콘 산화물의 예로는 HDP 산화물, USG, PSG, BPSG, SOG 산화물, 저유전(low-k) 물질 등이 있다.
다음에, 상기 캡핑층 패턴(120a)의 상부면이 노출되도록 상기 층간 절연막(124)의 상부 일부를 화학적 기계적 연마 공정과 같은 평탄화 공정을 통해 제거한다. 상기 층간 절연막(124) 상에 제4마스크 패턴(126)을 형성한다. 상기 제4마스크 패턴(126)은 포토리소그래피 공정을 통해 형성되는 포토레지스트 패턴으로 이루어질 수 있다.
마지막으로, 상기 제4마스크 패턴(126)을 식각 마스크로 상기 기판(100)의 일부가 노출되도록 상기 층간 절연막(124)을 부분적으로 제거하는 자기 정렬된 콘택 식각 공정을 수행한다. 상기 식각 공정은 상기 기판(100) 및 층간 절연막(124)에 대하여 식각 선택비를 갖는 식각 가스를 사용하는 것이 바람직하다. 여기서, 상기 캡핑층 패턴(120a)은 실질적으로 균일한 폭을 가지며, 상기 캡핑층 패턴(120a)의 측벽이 상기 기판(100)의 표면과 실질적으로 수직하는 방향으로 형성되어 있기 때문에 반응성 이온 식각과 같은 이방성 건식 식각 공정시 상기 캡핑층 패턴(120a)의 측벽이 과도하게 식각되지 않을 수 있다. 따라서, 상기 캡핑층 패턴(120a) 사이의 공간을 매립하도록 형성되는 콘택(미도시)과 상기 게이트 전극(115a) 사이에 전기적인 단락 현상이 용이하게 방지될 수 있다.
상기 본 발명에 의하면, 자기 정렬된 콘택 공정을 수행하기 위하여 리세스 게이트 전극을 감싸도록 형성되는 캡핑막 패턴의 상부면 및 측면이 실질적으로 수직하도록 형성된다. 때문에, 이방성 식각 공정을 통해 수행되는 자기 정렬된 콘택 식각시 상기 캡핑막 패턴의 측벽 손상을 용이하게 억제된다. 따라서, 반도체 장치 의 신뢰성이 향상되고, 이에 따라 반도체 장치의 제조 수율이 향상되는 효과가 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

  1. 리세스를 포함하는 기판;
    상기 리세스 내측 표면 상에 구비된 게이트 절연막;
    상기 게이트 절연막 상에 형성되고, 상기 기판의 표면 위로 돌출되도록 구비되는 게이트 전극; 및
    상기 기판 상으로 돌출된 상기 게이트 전극의 상부면 및 측벽을 커버하도록 배치되고, 평탄한 상부면 및 상기 상부면의 에지(edge)로부터 실질적으로 수직하는 방향으로 연장되는 측벽을 갖는 캡핑막 패턴을 포함하는 리세스 게이트를 갖는 반도체 장치.
  2. 제1항에 있어서, 상기 기판 상에 존재하는 상기 게이트 전극은 상기 리세스 내부에 존재하는 상기 게이트 전극의 폭보다 작은 폭을 가지는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 장치.
  3. 제1항에 있어서, 상기 캡핑막 패턴은 상기 리세스의 폭과 실질적으로 동일한 폭을 갖거나 또는 상기 리세스의 폭보다 큰 폭을 갖는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 장치.
  4. 제1항에 있어서, 상기 캡핑막 패턴은 실리콘 질화물(SixNy)로 이루어진 것을 특징으로 하는 리세스 게이트 구조물.
  5. 기판에 리세스를 형성하는 단계;
    상기 리세스의 내측 표면 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 상기 기판의 표면 위로 돌출되는 게이트 전극을 형성하는 단계; 및
    상기 기판 상으로 돌출된 상기 게이트 전극의 상부면 및 측벽을 커버하도록 배치되고, 평탄한 상부면 및 상기 상부면의 에지로부터 실질적으로 수직하는 방향으로 연장되는 측벽을 갖는 캡핑막 패턴을 형성하는 단계를 포함하는 리세스 게이트를 갖는 반도체 장치 제조 방법.
  6. 제5항에 있어서, 상기 게이트 전극을 형성하는 단계는,
    상기 기판 상에 상기 리세스 내부를 충분히 채우는 폴리실리콘층을 형성하는 단계;
    상기 폴리실리콘층 상에 금속 실리사이드층을 형성하는 단계;
    상기 금속 실리사이드층 상에 상기 리세스의 폭보다 작은 폭을 가지면서 상기 리세스와 오버랩되는 제1포토레지스트 패턴을 형성하는 단계; 및
    상기 제1포토레지스트 패턴을 식각 마스크로 이용하여 상기 리세스의 주변의 상기 기판이 노출되도록 상기 금속 실리사이드층과 상기 폴리실리콘층의 일부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 장치 제조 방법.
  7. 제5항에 있어서, 상기 캡핑막 패턴을 형성하는 단계는,
    상기 기판 상에 상기 게이트 전극의 높이보다 큰 높이를 갖는 캡핑막을 형성하는 단계;
    상기 캡핑막 패턴의 상부면을 평탄화시키는 단계;
    상기 캡핑막 상에 제2포토레지스 패턴을 형성하는 단계; 및
    상기 제2포토레지스트 패턴을 식각 마스크로 사용하여 상기 기판이 노출되도록 상기 캡핑막을 부분적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 장치 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100864630B1 (ko) * 2007-09-06 2008-10-22 주식회사 하이닉스반도체 벌브형 리세스게이트를 갖는 반도체 소자 및 그 제조방법
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