TWI571975B

TWI571975B - 半導體元件及其製造方法

Info

Publication number: TWI571975B
Application number: TW104117739A
Authority: TW
Inventors: 廖廷豐; 詹耀富
Original assignee: 旺宏電子股份有限公司
Priority date: 2015-06-02
Filing date: 2015-06-02
Publication date: 2017-02-21
Also published as: TW201644005A

Description

半導體元件及其製造方法

本發明是有關於一種積體電路及其製造方法，且特別是有關於一種半導體元件及其製造方法。

記憶體是一種用來儲存資訊或資料的半導體元件。在各種記憶體產品中，非揮發性記憶體（non-volatile memory）允許多次的資料程式化程式化、讀取以及抹除操作，且甚至在記憶體的電源中斷之後還能夠保存儲存於其中的資料。由於這些優點，非揮發性記憶體已成為個人電腦與電子設備中廣泛使用的記憶體。

在習知的非揮發性記憶體製程中，於形成閘極結構之後，通常是以單一層圖案化光阻層作為罩幕來定義基底中閘極結構之間的源極線。然而，於上述定義源極線步驟（包括乾式蝕刻製程、離子植入製程等等）中，閘極結構容易遭受蝕刻及離子撞擊而被破壞，因此閘極結構的輪廓進而元件的可靠性都會劣化。

有鑑於此，本發明提供一種半導體元件及其製造方法，其中半導體元件可形成為具有改良的電荷儲存可靠性。

本發明的一實施例的半導體元件的製作方法，包括先於基底上形成彼此分隔的至少二個堆疊結構與分別位於所述堆疊結構上的至少二個硬罩幕圖案。然後，於所述基底上形成圖案化罩幕層，所述圖案化罩幕層具有開口，所述開口裸露出所述硬罩幕圖案的部分頂面及所述堆疊結構之間的部分所述基底。之後，以所述圖案化罩幕層及所述硬罩幕圖案為罩幕，移除所裸露出的部分所述基底，以形成溝渠。而後，以所述圖案化罩幕層及所述硬罩幕圖案為罩幕，進行離子植入製程，以於所述溝渠周圍的基底中形成摻雜區。

依照本發明實施例所述的半導體元件的製作方法，所述離子植入製程的離子植入方向與所述基底的法線的夾角為23度至27度。

依照本發明實施例所述的半導體元件的製作方法，所述硬罩幕圖案的材料例如是氧化矽、氮化矽、氮氧化矽或其組合，且所述圖案化罩幕層的材料例如是光阻材料。

依照本發明實施例所述的半導體元件的製作方法，所述於所述基底中形成所述溝渠的方法例如是非等向性蝕刻法。

本發明提出一種半導體元件，包括基底、多數個堆疊結構及摻雜區。所述堆疊結構位於所述基底上，相鄰的所述堆疊結構之間的所述基底中具有溝渠，其中各堆疊結構包括依序位於所述基底上的浮置閘極、閘間介電層及控制閘極。所述摻雜區位於所述溝渠周圍的所述基底中，其中所述控制閘極的第一部分與第二部分的體積比小於12%，其中所述第一部分的導電性低於所述第二部分的導電性，且所述第一部分相對於所述第二部分靠近所述溝渠的頂角。

依照本發明實施例所述的半導體元件，其中所述第一部分包括非晶矽，所述第二部分包括多晶矽。

依照本發明實施例所述的半導體元件，其中所述浮置閘極的第三部分與第四部分的體積比小於8%，其中所述第三部分的導電性低於所述第四部分的導電性，且所述第三部分相對於所述第四部分靠近所述溝渠的側壁。

依照本發明實施例所述的半導體元件，其中所述第三部分包括非晶矽，所述第四部分包括多晶矽。

本發明提出一種半導體元件，包括基底、多數個堆疊結構及摻雜區。所述堆疊結構位於所述基底上，相鄰的所述堆疊結構之間的所述基底中具有溝渠，其中各堆疊結構包括依序位於所述基底上的浮置閘極、閘間介電層及控制閘極。所述摻雜區位於所述溝渠周圍的所述基底中，其中所述控制閘極中多晶矽與非晶矽的交界面和所述控制閘極的底面所形成的銳角的角度介於82度至88度。

依照本發明實施例所述的半導體元件，其中所述浮置閘極中多晶矽與非晶矽的交界面和所述浮置閘極的底面所形成的銳角的角度介於84度至89度。

基於上述，本發明使用雙層罩幕（由圖案化光阻層及硬罩幕圖案所構成）而非習知的單層光阻罩幕作為蝕刻罩幕，用以保護堆疊結構，減少因蝕刻所造成的破壞。而且，藉由相同的雙層罩幕作為植入罩幕，可以保護堆疊結構的閘間介電層、控制閘極與浮置閘極，減少其因離子撞擊所造成的傷害，也減少離子撞擊後造成控制閘極及浮置閘極中的多晶矽轉變為非晶矽的情形。因此，本發明的半導體元件可形成為具有改良的電荷儲存的可靠度。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1E為依照本發明的實施例所繪示的半導體元件製作流程剖面圖。

首先，請參照圖1A，提供基底100，基底100例如是半導體基底，例如是矽基底或是矽化鍺基底。基底100上已形成有穿隧介電層102。穿隧介電層102的材料例如是氧化矽、氮氧化矽或介電常數高於4的介電材料。穿隧介電層102的形成方法包括進行化學氣相沈積法、原位蒸汽生成法（ISSG）、低壓自由基氧化法（LPRO）或爐管氧化法等來形成。穿隧介電層102的厚度例如是100Å至110Å。

之後，在穿隧介電層102上形成多條導體層104。各導體層104例如是沿著第一方向延伸。導體層104的形成方法包括先於穿隧介電層102上形成導體材料層。導體材料層的材料例如是摻雜多晶矽、非摻雜多晶矽或其組合，且其形成方法包括進行化學氣相沈積法。導體材料層的厚度例如是1000Å至1500Å。之後，再利用微影與蝕刻製程將導體材料層圖案化。在一實施例中，形成導體層104的步驟實質上不會對穿隧介電層102進行蝕刻，如圖1A所示，但本發明並不以此為限。在另一實施例中，形成導體層104的步驟也可以同時將穿隧介電層102圖案化。

然後，於基底100上依序形成介電材料層120、導體材料層112及硬罩幕層114，以覆蓋穿隧介電層102及導體層104。在本實施例中，介電材料層120例如是由氧化層/氮化層/氧化層（Oxide/Nitride/Oxide；ONO）所構成的複合層，但本發明不限於此，此複合層可為三層或更多層。形成介電材料層120的方法包括進行化學氣相沈積法或熱氧化法等。介電材料層120的厚度例如是220Å至250Å。導體材料層112的材料例如是摻雜多晶矽、非摻雜多晶矽或其組合。形成導體材料層112的方法包括進行化學氣相沈積法。導體材料層112的厚度例如是2200Å至2400Å。硬罩幕層114的材料例如是氧化矽、氮化矽、氮氧化矽或其組合。在本實施例中，硬罩幕層114為單一材料層，但本發明不限於此。在另一實施例中，硬罩幕層114亦可為由不同材料所構成的複合層。形成硬罩幕層114的方法包括進行化學氣相沈積法。硬罩幕層114的厚度例如是400Å至600Å。

接著，請參照圖1B，利用微影與蝕刻製程將硬罩幕層114、導體材料層112、介電材料層120與導體層104圖案化，以於基底100上形成至少二彼此分隔的堆疊結構150a與分別位於其上的至少二硬罩幕圖案114a。各堆疊結構150a由下往上包括導體層104a、層間介電層120a與導體層112a。硬罩幕圖案114a、導體層112a與層間介電層120a均沿著第二方向延伸。第二方向與第一方向不同，例如是彼此垂直。導體層104a形成為分開的島狀物，且多個島狀物位於一條導體層112a下方。在本實施例中，各導體層104a例如是作為浮置閘極，各層間介電層120a例如是作為閘間介電層，且各導體層112a例如是作為控制閘極。

然後，於基底100上形成圖案化罩幕層122。圖案化罩幕層122具有開口126，所述開口126裸露出堆疊結構150a之間的部分穿隧介電層102。在本實施例中，開口126可更裸露出堆疊結構150a上的硬罩幕圖案114a的部分頂面。形成圖案化罩幕層122的方法例如是在基底100上形成光阻層，然後再透過微影製程將光阻層圖案化。在一實施例中，所述開口126所裸露的區域是用來定義源極線的預定區域，但本發明並不以此為限。在另一實施例中，所述開口126所裸露的區域亦可是用來定義埋入式導體線（例如埋入式字元線）的預定區域。

之後，請參照圖1C，以圖案化罩幕層122及硬罩幕圖案114a作為蝕刻罩幕，進行蝕刻製程，移除開口126所裸露出的部分穿隧介電層102及下方的部分基底100，以在基底100中形成溝渠136。蝕刻製程可以是非等向性蝕刻製程，例如是電漿蝕刻。上述電漿蝕刻例如是使用CF ₄作為反應氣體的電漿蝕刻或使用NF ₃作為反應氣體的電漿蝕刻。在本實施例中，上述蝕刻製程可同時移除部分的圖案化罩幕層122及部分硬罩幕圖案114a。

此外，在本實施例中，由於使用雙層蝕刻罩幕（由圖案化罩幕層122及硬罩幕圖案114a所構成）取代習知的單層圖案化光阻層，因此在進行非等向性蝕刻製程的過程中，上述雙層蝕刻罩幕可以保護堆疊結構150a避免受到嚴重破壞。更具體地說，接近開口126的頂角的堆疊結構150a遭受到的蝕刻破壞可以大幅減少。因此，在進行非等向性蝕刻製程之後，堆疊結構150a的側壁仍具有接近垂直的輪廓。在一實施例中，堆疊結構150a頂面的寬度W1與底面的寬度W2之間的差值小於0.03 μm。

其後，請參照圖1D，以圖案化罩幕層122及硬罩幕圖案114a作為植入罩幕，進行離子植入製程128，以於溝渠136周圍的基底100中形成摻雜區124。在本實施例中，在進行離子植入製程128的過程中，位於溝渠136兩側的堆疊結構150a及硬罩幕圖案114a遭受些許離子撞擊，使堆疊結構150a及硬罩幕圖案114a分別轉變為堆疊結構150b及硬罩幕圖案114b，其中堆疊結構150b的導體層104a、導體層112a及層間介電層120a經離子撞擊後分別轉變為導體層104b、導體層112b及層間介電層120b。離子植入製程128的離子植入方向與基底100的法線的夾角q例如為23度至27度。

值得一提的是，在本實施例中，為了降低因離子撞擊而對堆疊結構150a造成的傷害，溝渠136形成為具有較淺的深度，因此僅需進行一次的離子植入製程即可形成溝渠136周圍的摻雜區124，而無需進行習知的多次離子植入製程。在一實施例中，摻雜區124的形成方法包括僅進行一次的離子植入製程，再利用熱擴散法，以將摻質擴散至溝渠136周圍。在本實施例中，溝渠136的深度H例如是300Å至350Å

此外，在本實施例中，由於是以圖案化罩幕層122及硬罩幕圖案114a同時作為植入罩幕，因此在進行離子植入製程128的過程中，圖案化罩幕層122及硬罩幕圖案114a皆可以保護堆疊結構150a，降低堆疊結構150a因遭受離子撞擊所造成的傷害。另外，各堆疊結構150a中的導體層104a（作為浮置閘極）及導體層112a（作為控制閘極）中的多晶矽遭受離子撞擊後會部分轉變為非晶矽，因而降低電荷儲存可靠性。由於經圖1C之蝕刻製程後的堆疊結構150a仍具有接近垂直的側壁，且此種垂直的側壁輪廓有助於降低對堆疊結構150a的離子撞擊損害，因此可減少導體層104a及導體層112a的由多晶矽轉變為非晶矽的轉變量。

接著，請參照圖1E，移除圖案化罩幕層122。移除圖案化罩幕層122的方法包括進行濕式剝除法、乾式剝除法或其組合。之後，移除硬罩幕圖案114b。移除硬罩幕圖案114b的方法包括進行非等向性蝕刻法。然後，於堆疊結構150b（或溝渠136）的側壁上分別形成間隙壁130。間隙壁130的材料例如是氧化矽、氮化矽、氮氧化矽或其組合。間隙壁130的形成方法包括先進行化學氣相沈積製程再進行非等向性蝕刻製程。在形成間隙壁130的步驟之後，可再進行自行對準矽化製程。至此，完成本發明之半導體元件的製作。

本發明之半導體元件可參照圖1E說明如下。如圖1E所示，本發明的半導體元件包括基底100、多數個堆疊結構150b、摻雜區124以及多數個間隙壁130。堆疊結構150b位於基底100上，相鄰的堆疊結構150b之間的基底100中具有溝渠136，其中各堆疊結構150b包括依序位於基底100上的導體層104b（作為浮置閘極）、層間介電層120b（作為閘間介電層）及導體層112b（作為控制閘極）。摻雜區124位於溝渠136周圍的基底100中。間隙壁130分別位於堆疊結構150b的側壁上。

在一實施例中，導體層112b（作為控制閘極）的第一部分132與第二部分134的體積的比例小於12%。第一部分132的導電性低於第二部分134的導電性，且第一部分132相對於第二部分134靠近溝渠136的頂角與側壁。第一部分132例如是非晶矽，第二部分134例如是多晶矽。導體層104b（作為浮置閘極）的第三部分142與第四部分144的體積的比例小於8%。第三部分142的導電性低於第四部分144的導電性，且第三部分142相對於第四部分144靠近溝渠136的側壁。第三部分142例如是非晶矽，第四部分144例如是多晶矽。

圖2為圖1E的堆疊結構的局部放大圖。如圖2所示，在一實施例中，導體層112b（作為控制閘極）中多晶矽與非晶矽的交界面138和導體層112b的底面所形成的銳角的角度α介於82度至88度。此外，導體層104b（作為浮置閘極）中多晶矽與非晶矽的交界面140和導體層104b的底面所形成的銳角的角度β介於84度至89度。

綜上所述，本發明中，在進行蝕刻製程以定義溝渠的過程中，藉由雙層罩幕（由圖案化光阻層及硬罩幕圖案所構成）作為蝕刻罩幕，可以保護堆疊結構，減少溝渠兩側的堆疊結構的側壁受到蝕刻破壞，且避免堆疊結構的側壁變為傾斜輪廓的情形。而且，在進行離子植入製程以定義溝渠周圍的摻雜區的過程中，相同的雙層罩幕可以保護堆疊結構的閘間介電層、控制閘極與浮置閘極，降低閘間介電層、控制閘極與浮置閘極因遭受離子撞擊所造成的傷害，也可減少離子撞擊後造成控制閘極及浮置閘極中的多晶矽轉變為非晶矽的轉變量，進而提升電荷儲存的可靠度。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100：基底 102：穿隧介電層 104、104a、104b、112、112a、112b：導體層 114：硬罩幕層 114a、114b：硬罩幕圖案 120：介電材料層 120a、120b：層間介電層 122：圖案化罩幕層 124：摻雜區 126：開口 128：離子植入製程 130：間隙壁 132：第一部分 134：第二部分 136：溝渠 138、140：交界面 142：第三部分 144：第四部分 150a、150b：堆疊結構 θ：夾角 α、β：角度 H：深度 W1、W2：寬度

圖1A至圖1E為依照本發明的實施例所繪示的半導體元件製作流程剖面圖。圖2為圖1E的堆疊結構的局部放大圖。

100：基底 102：穿隧介電層 104b、112b：導體層 114b：硬罩幕圖案 120b：層間介電層 122：圖案化罩幕層 124：摻雜區 126：開口 128：離子植入製程 132：第一部分 134：第二部分 136：溝渠 142：第三部分 144：第四部分 150b：堆疊結構 θ：夾角 H：深度

Claims

一種半導體元件，包括：基底；多數個堆疊結構，位於所述基底上，相鄰的所述堆疊結構之間的所述基底中具有溝渠，其中各堆疊結構包括依序位於所述基底上的浮置閘極、閘間介電層及控制閘極；以及摻雜區，位於所述溝渠周圍的所述基底中，其中所述控制閘極的第一部分與第二部分的體積比小於12%，其中所述第一部分的導電性低於所述第二部分的導電性，且所述第一部分相對於所述第二部分靠近所述溝渠的頂角。
如申請專利範圍第1項所述的半導體元件，其中所述第一部分包括非晶矽，所述第二部分包括多晶矽。
如申請專利範圍第1項所述的半導體元件，其中所述浮置閘極的第三部分與第四部分的體積比小於8%，其中所述第三部分的導電性低於所述第四部分的導電性，且所述第三部分相對於所述第四部分靠近所述溝渠的側壁。
如申請專利範圍第3項所述的半導體元件，其中所述第三部分包括非晶矽，所述第四部分包括多晶矽。
一種半導體元件，包括：基底；多數個堆疊結構，位於所述基底上，相鄰的所述堆疊結構之間的所述基底中具有溝渠，其中各堆疊結構包括依序位於所述基底上的浮置閘極、閘間介電層及控制閘極；以及摻雜區，位於所述溝渠周圍的所述基底中，其中所述控制閘極中多晶矽與非晶矽的交界面和所述控制閘極的底面所形成的銳角的角度介於82度至88度。
如申請專利範圍第5項所述的半導體元件，其中所述浮置閘極中多晶矽與非晶矽的交界面和所述浮置閘極的底面所形成的銳角的角度介於84度至89度。