KR100956601B1 - 반도체 소자의 수직 채널 트랜지스터 및 그 형성 방법 - Google Patents

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Abstract

본 발명은 워드라인의 저항을 감소시킨 수직 채널 트랜지스터를 구비한 반도체 소자 및 수직 트랜지스터를 구비한 반도체 소자의 제조 방법에 관한 것이다. 본 발명은 제1방향 및 상기 제1방향과 교차하는 제2방향으로 배열되고, 서라운딩 게이트 전극을 구비하는 복수개의 활성 필라를 형성하는 단계; 상기 활성 필라 간의 갭영역을 매립하는 제1절연막을 형성하는 단계; 상기 서라운딩 게이트 전극을 전방향 노출시키되 상기 활성 필라 간의 갭영역 저면은 노출되지 않도록, 상기 제1절연막을 제거하는 단계; 상기 갭영역에 잔류하는 제1절연막의 상부에 상기 갭영역을 매립하는 도전막을 형성하는 단계; 상기 도전막이 매립된 결과물의 상부에 상기 제1방향으로 배열되는 활성 필라의 열들을 덮는 라인형의 마스크 패턴을 형성하는 단계; 및 상기 마스크 패턴을 식각 마스크로 상기 도전막을 식각하여 워드라인을 형성하는 단계를 포함한다. 본 발명에 의하면, 활성필라의 측벽에 형성된 서라운딩 게이트 전극의 전방향을 감싸는 워드라인을 형성함으로써, 워드라인의 저항을 감소시켜 반도체 소자의 특성을 증가시킬 수 있다. 또한, 워드라인 형성 공정에서의 질화막 손실을 최소화할 수 있다.
워드라인, 에치백

Description

반도체 소자의 수직 채널 트랜지스터 및 그 형성 방법{VERTICAL CHANNEL TRANSISTER IN SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
본 발명은 반도체 소자의 수직 채널 트랜지스터 및 그 형성 방법에 관한 것으로, 보다 상세하게는 워드라인의 저항을 감소시킨 수직 채널 트랜지스터 및 그 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 웨이퍼 상에 집적되는 셀의 면적이 축소된다. 기가 비트대의 디램 소자의 트랜지스터는 4F2(F: minimum feature size)정도의 소자 면적을 요구하므로, 디램 소자의 집적도를 증가시키면서 트랜지스터의 채널 길이를 보장하여 셀의 효율을 높이기 위한 방법으로 수직 트랜지스터(vertical transistor)가 제안되고 있다.
도 1은 종래기술에 따른 수직 채널 트랜지스터를 구비한 반도체 소자의 사시 도이다.
도시된 바와 같이, 수직 트랜지스터는 반도체 기판(100)으로부터 수직으로 돌출된 다수의 활성 필라(190)를 포함한다. 이 활성 필라(190)는 하드마스크 패턴(미도시됨)을 식각 마스크로하는 반도체 기판(100)의 식각에 의해 형성되며, 제1방향(A-A') 및 제1방향과 교차하는 제2방향(B-B')으로 배열된다.
활성 필라(190) 간의 반도체 기판(100)에는 불순물이 이온 주입되어 불순물 영역이 형성된다. 활성 필라(190)의 상부 및 하부에는 각각 소스 및 드레인 영역이 위치하고, 상기 소스 및 드레인 영역 사이의 활성 필라(190)의 내부에 수직으로 채널 영역이 위치한다. 반도체 기판(100)의 제2방향으로 존재하는 소자 분리용 트렌치(191)에 의해 상기 불순물 영역이 상호 분리되어 비트라인(bit line;110)이 형성되고, 반도체 기판(100) 상에는 활성 필라(190) 하단 측벽을 둘러싸는 서라운딩 게이트 전극(미도시)을 전기적으로 연결시키면서 제1방향으로 연장되는 워드라인이 형성된다.
이하, 도면을 참조하여 종래기술에 따른 수직 트랜지스터의 형성 방법 및 그 문제점을 살펴본다.
도 2 내지 도 7은 종래기술에 따른 수직 채널 트랜지스터의 형성 방법을 설명하기 위한 도면이다. 특히, 각 도의 'a'는 평면도, 'b'는 'a'의 A-A' 단면도, 'c'는 'a'의 B-B' 단면도이다.
도 2a 내지 도 2c에 도시된 바와 같이, 하드마스크 질화막(101)을 식각 마스크로 반도체 기판(100)을 소정 깊이 식각하여 활성 필라(190) 상단을 형성한다. 하드마스크 질화막(101) 하부에는 패드산화막(102)이 개재된다. 하드마스크 질화막(101), 패드산화막(102) 및 활성 필라 상단의 측벽을 보호하는 스페이서(103)를 형성하고, 하드마스크 질화막(101) 및 스페이서(103)를 식각 베리어로 드러나는 반도체 기판(100)을 더 깊이 식각하여, 활성 필라(190) 상단과 일체로 연결되는 활성 필라(190) 하단을 형성한다. 이어서, 드러나는 반도체 기판(100)을 등방성 식각하여, 활성 필라(190) 하단의 폭이 상단에 비해 좁아지게 한다.
이어서, 하드마스크 질화막(101) 및 스페이서(103)에 의해 드러나는 반도체 기판(100) 표면에 게이트 절연막(104)을 형성하고, 활성 필라 하단을 둘러싸는 서라운딩 게이트 전극(105)을 형성한다. 활성 필라(190) 간의 기판에 불순물을 이온 주입하여 비트라인용 불순물 영역을 형성한다.
서라운딩 게이트 전극(105)이 형성된 결과물의 전면에 식각저지막(106)을 형성하고, 활성 필라 간의 갭영역 저면을 제2방향으로 소정 깊이 식각하여 소자 분리 트렌치(191)를 형성함으로써, 불순물 영역을 상호 분리하여 비트라인(110)을 형성한다. 결과물의 전체 구조상에 절연막(107)을 형성하여 활성 필라(190) 간의 갭영역을 매립한다.
이어서, 결과물의 상부에 제1방향으로 배열되는 활성 필라(190)의 열들을 노출시키는 라인형의 마스크 패턴(112)을 형성한다. 마스크 패턴(112)의 스페이스(space) 폭은 활성 필라(190)의 폭보다 좁게 형성된다.
도 3a 내지 도 3c에 도시된 바와 같이, 상기 마스크 패턴(112)을 식각마스크로 하여 절연막(107)을 식각한다. 절연막(107)의 식각은 서라운딩 게이트 전극(105)의 최상부로부터 소정 높이 하향된 지점까지 진행되며, 활성 필라(190) 간의 갭영역에 절연막(107)이 잔류하도록 진행된다. 이러한 절연막(107)의 식각 과정에서 활성 필라 상부에 형성되어 있는 하드마스크 질화막(101)이 손상된다.
도 4a 내지 도 4c에 도시된 바와 같이, 절연막(107)의 식각에 의해 노출된 식각저지막(106)을 제거하여, 활성 필라(190) 하단의 측벽을 둘러싸는 서라운딩 게이트 전극(105)을 노출시키는 워드라인 트렌치를 형성한다. 이때, 도 4a에 도시된 바와 같이, 활성 필라(190)의 외주 표면을 감싸는 식각 저지막(106) 중 상기 마스크 패턴(112)에 의해 노출된 식각 저지막(106)만이 제거된다. 따라서, 서라운딩 게이트 전극(105)의 전 방향이 아닌 일부만이 노출된다.
이러한 식각저지막(106)의 제거 과정에서, 활성 필라 상부에 형성되어 있는 하드마스크 질화막(101)이 더욱 손실된다.
도 5a 내지 도 5c에 도시된 바와 같이, 결과물의 전체 구조상에 도전막(108)을 증착한다.
도 6a 내지 도 6c에 도시된 바와 같이, 도전막(108)을 서라운딩 게이트 전극(105) 높이까지 에치백하여 워드라인(108A)을 형성한다. 워드라인(108A)은 이웃 한 활성 필라(190)의 서라운딩 게이트 전극(105)을 서로 전기적으로 연결시키며 제1방향으로 연장된다. 도전막(108)을 에치백하는 과정에서 활성 필라(190) 상부에 형성되어 있는 하드마스크 질화막(101)이 더욱 손상된다.
도 7a 내지 도 7c에 도시된 바와 같이, 워드라인(108A)이 형성된 결과물의 전체 구조상에 절연막(109)을 증착하여 활성 필라(190) 간의 갭영역을 매립한다.
이어서, 본 도면에는 도시되지 않았으나, 후속 공정으로 질화막(101)을 제거하여 활성 필라(190)의 상부를 노출시키고, 노출된 활성 필라(190)의 상부에 콘택 플러그 및 스토리지 전극을 형성하는 공정 등을 순차적으로 수행한다.
이러한 종래기술에 따른 수직 채널 트랜지스터의 형성 공정은 서라운딩 게이트 전극(105)의 일부만이 워드라인(108A)으로 연결되므로, 워드라인(108A)의 저항이 크다는 문제점이 있다. 다시 말해, 절연막(107)의 선택적 식각에 의해 드러난 일부의 식각저지막(105)만을 제거하여 형성된 워드라인 트렌치에 도전막(108)을 형성하기 때문에, 식각저지막(106)이 잔존하는 부분(150)에서는 활성 필라(190) 하단을 둘러싸는 얇은 서라운딩 게이트 전극(105)에 의해서만 워드라인(108A)이 연결된다. 즉, 워드라인의 저항이 커진다(도 6a 참조).
또한, 워드라인 트렌치를 형성하고(도 3 참조), 식각저지막(150)을 제거하고(도 5 참조), 도전막을 에치백하는(도 6 참조) 과정에서, 활성 필라 상부에 형성 되어 있는 하드마스크 질화막(101)의 상당량이 손상된다. 하드마스크 질화막(101)이 손상되면 하드마스크 질화막(101) 하부의 활성 필라가 노출되어 손상될 수 있다.
그렇다고 하여, 하드마스크 질화막(101)의 손상에 대비하여 하드마스크 질화막(101)을 두껍게 증착하는 경우에는 활성 필라(190)의 붕괴를 초래할 수 있다. 또한, 반도체 소자의 집적도 향상을 고려할 때 하드마스크 질화막(101)의 두께를 증가시키는 방법에는 한계가 있다.
본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로, 활성 필라의 측벽을 둘러싸는 서라운딩 게이트 전극의 전방향을 감싸는 워드라인을 형성함으로써 워드라인의 저항을 감소시키고, 활성 필라 간에 매립된 절연막의 식각 과정에서 질화막에 대한 절연막의 식각 선택비를 향상시켜, 질화막 손실을 최소화하는 수직 채널 트랜지스터의 형성 방법 및 그 수직 채널 트랜지스터를 구비한 반도체 소자를 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위해 제안된 본 발명은 수직 채널 트랜지스터의 워드라인 형성 방법에 있어서, 제1방향 및 상기 제1방향과 교차하는 제2방향으로 배열되고, 서라운딩 게이트 전극을 구비하는 복수개의 활성 필라를 형성하는 단계; 상기 활성 필라 간의 갭영역을 매립하는 제1절연막을 형성하는 단계; 상기 서라운딩 게이트 전극을 전방향 노출시키되 상기 활성 필라 간의 갭영역 저면은 노출되지 않도록, 상기 제1절연막을 제거하는 단계; 상기 갭영역에 잔류하는 제1절연막의 상부에 상기 갭영역을 매립하는 도전막을 형성하는 단계; 상기 도전막이 매립된 결과물의 상부에 상기 제1방향으로 배열되는 활성 필라의 열들을 덮는 라인형의 마스크 패턴을 형성하는 단계; 및 상기 마스크 패턴을 식각 마스크로 상기 도전막을 식각하여 워드라인을 형성하는 단계를 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 수직 채널 트랜지스터를 구비한 반도체 소자에 있어서, 제1방향 및 상기 제1방향과 교차하는 제2방향으로 배열되며, 서라운딩 게이트 전극을 구비하는 활성 필라; 및 상기 서라운딩 게이트 전극의 외주 표면을 전방향 감싸며 상기 제1방향으로 연장되는 워드라인을 포함하는 것을 다른 특징으로 한다.
본 발명에 의하면, 활성 필라의 측벽를 둘러싸는 서라운딩 게이트 전극의 외주 표면을 전방향 감싸는 워드라인을 형성하여, 워드라인의 저항을 감소시킴으로써 반도체 소자의 특성을 향상시킬 수 있다. 또한, 패터닝이 아닌 에치백을 통해 절연막을 식각하고, 절연막과 하드마스크 질화막 사이의 식각 선택비를 향상시킴으로써, 워드라인 형성 공정에서의 하드마스크 질화막 손실을 최소화할 수 있다. 따라서, 활성 필라의 구조적 안정성을 증대시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면 번호에 영 문을 포함하는 경우 동일층이 식각 또는 연마 공정을 통해 일부가 변형된 것을 의미한다.
도 8 내지 도 18은 본 발명의 바람직한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면이다. 특히, 각 도의 'a'는 평면도, 'b'는 'a'의 A-A' 단면도, 'c'는 'a'의 B-B' 단면도이다.
도 8a 내지 도 8c에 도시된 바와 같이, 하드마스크 질화막(801)을 식각 마스크로 반도체 기판(800)을 소정 깊이 식각하여 활성 필라 상단을 형성한다. 하드마스크 질화막(801) 하부에는 패드산화막(802)이 개재된다. 하드마스크 질화막(801), 패드절연막(802) 및 활성 필라 상단의 측벽을 보호하는 스페이서(803)를 형성하고, 하드마스크 질화막(801) 및 스페이서(803)를 식각마스크로 드러나는 반도체 기판(800)을 식각하여, 활성 필라 상단과 일체로 연결되는 활성 필라 하단을 형성한다. 이로써, 제1방향 및 상기 제1방향과 교차하는 제2방향으로 배열되는 활성 필라를 형성하고, 반도체 기판(800)을 등방성 식각하여, 활성 필라(190) 하단의 폭이 상단에 비해 좁아지게 한다.
이어서, 하드마스크 패턴(801) 및 스페이서(803)에 의해 드러나는 반도체 기판(800) 표면에 게이트 절연막(804)을 형성하고, 활성 필라 하단을 둘러싸는 서라운딩 게이트 전극(805)을 형성한다. 서라운딩 게이트 전극(805)은 일 실시예로서 폴리실리콘(Polysilicon) 또는 메탈일 수 있다.
이어서, 활성 필라 간의 기판에 불순물을 이온주입하여 비트라인용 불순물 영역을 형성한다. 서라운딩 게이트 전극(805)이 형성된 결과물의 전면에 식각저지막(806)을 형성하고, 활성 필라 간의 갭영역 저면을 제2방향으로 소정 깊이 식각하여 소자 분리 트렌치(미도시)를 형성함으로써, 상기 불순물 영역을 상호 분리하여 비트라인(미도시)을 형성한다. 결과물의 전체 구조상에 제1절연막(807)을 형성하여 활성 필라 간의 갭영역을 매립한다. 제1절연막(807)은 산화막임이 바람직하다.
도 9a 내지 도 9c에 도시된 바와 같이, 활성 필라 간의 갭영역 저면이 노출되지 않도록, 제1절연막을 제거한다. 여기서, 제1절연막(807)은 서라운딩 게이트 전극(805)의 최상부로부터 소정 높이 하향된 지점까지 에치백되어 식각 저지막(806)을 노출한다.
본 발명에 따른 제1절연막의 제거 과정은 별도의 마스크 없이 하드마스크 질화막(801) 사이의 제1절연막을 제거한다는 점에서 종래의 워드라인 트렌치 형성 과정과 다르다.
여기서, 제1절연막(807)의 제거는 별도의 마스크 없이 에치백에 의해 수행되어 식각 프로파일을 고려할 필요가 없으므로, 제1절연막(807)과 하드마스크 질화막(801) 사이의 식각 선택비가 높은 조건으로 수행된다. 하드마스크 질화막(801)의 손상을 최소화하는 제1절연막(807)의 식각 조건에 대해서는 후술한다.
도 10a 내지 도 10c에 도시된 바와 같이, 제1절연막(807) 제거에 의해 노출 된 식각저지막(806)을 제거함으로써, 활성 필라 측벽을 둘러싸는 서라운딩 게이트 전극(805)의 외주 표면을 전방향 노출시킨다.
도 11a 내지 도 11c에 도시된 바와 같이, 결과물 전체 구조상에 워드라인 형성을 위한 도전막(808)을 증착한다. 도전막(808)은 일 실시예로서 폴리실리콘(Polysilicon) 또는 메탈일 수 있으며, 도전막(808)은 서라운딩 게이트 전극(805)의 외주 표면 전방향을 감싼다.
도 12a 내지 도 12c에 도시된 바와 같이, 하드마스크 질화막(801)이 노출될때까지 도전막(808)을 평탄화한다. 평탄화 공정은 일 실시예로서 CMP(Chemical Mechanical Polishing) 공정을 수행할 수 있다.
도 13a 내지 도 13c에 도시된 바와 같이, 도전막(808)이 형성된 결과물의 상부에 제1방향으로 배열되는 활성 필라의 열들을 덮는 라인형의 마스크 패턴(809)을 형성한다. 마스크 패턴(809)의 라인 폭은 상기 활성 필라의 직경보다 크게 형성되는 것이 바람직하다.
도 14a 내지 도 14c에 도시된 바와 같이, 상기 마스크 패턴(809)을 식각마스크로하여 도전막(808)을 식각한다. 도전막(808)의 식각 과정에서, 하드마스크 질화막(801)은 마스크 패턴(809)에 의해 보호되므로 손상되지 않는다.
도 15a 내지 도 15c에 도시된 바와 같이, 결과물의 전체 구조상에 제2절연막(810)을 증착하여 활성 필라 간의 갭영역을 매립한다.
도 16a 내지 도 16c에 도시된 바와 같이, 제2절연막(810)을 서라운딩 게이트 전극(805) 높이까지 에치백한다. 제2절연막(810)의 에치백을 통해, 활성 필라 상단 측벽에 증착된 도전막(808)을 노출시킨다. 제2절연막(810)의 에치백 과정은 전술한 제1절연막(807)의 에치백 과정과 마찬가지로 제2절연막(807)과 하드마스크 질화막(801) 사이의 식각 선택비가 높은 조건으로 수행되며, 제2절연막(807)의 식각 조건에 대해서는 후술한다.
도 17a 내지 도 17c에 도시된 바와 같이, 도전막(808)을 서라운딩 게이트 전극(805)의 높이까지 에치백한다. 이로써, 서라운딩 게이트 전극(805)의 외주 표면 전방향을 감싸며 제1방향으로 연장되는 도전막(808)이 형성되고, 이것을 이하 워드라인(808A)이라 한다.
도 18a 내지 도 18c에 도시된 바와 같이, 워드라인(808A)이 형성된 결과물의 전체 구조상에 제3절연막(811)을 매립한다.
이어서, 본 도면에는 도시되지 않았으나, 후속 공정으로 하드마스크 질화막(801)을 제거하여 활성 필라의 상부를 노출시킨 후, 노출된 활성 필라에 콘택 플러그 및 스토리지 전극을 형성한다.
이와 같은 본 발명의 수직 채널 트랜지스터 형성 방법에 따르면, 하드마스크 질화막(801)의 손실을 최소화할 수 있다. 종래 기술이 다마신워드라인 패터닝 공정(도 2a 내지 도2c 참조)을 위하여 마스크를 이용하여 절연막(107)을 식각하는 것과 달리, 본 발명은 별도의 마스크 없이 에치백에 의해 제1절연막(807)을 식각(도 9a 내지 도 9c 참조)하므로 하드마스크 질화막(801)에 대한 식각 선택비를 향상시킬 수 있다.
예를 들어, 제1절연막(807)을 플라즈마 식각하는 경우, C4F6, Ar, O2 등의 가스를 이용하여, 적절한 압력과 RF 조건에서 식각을 실시한다. 이때, 제1절연막(807)과 질화막(801) 사이의 식각 선택비, 압력, RF 파워(Radio Frequency Power)를 고려하여 식각 조건을 조절하며, 식각 프로파일과 선택비를 동시에 향상시킬 수는 없다. Ar의 양을 증가시킴으로써 식각 프로파일을 향상시킬 수는 있지만, 이 경우 하드마스크 질화막(801)에 대한 식각 선택비는 악화된다. 다시 말해, 하드마스크 질화막(801)의 손실이 증가한다.
종래 기술은 마스크를 이용하는 패터닝 기법에 의해 절연막(107)을 식각하므로, 식각 프로파일과 질화막(101A) 선택비 두가지를 모두 고려해야 한다. 따라서, 절연막(107) 및 질화막(101)의 선택비를 향상시키는데 한계가 있으므로, 워드라인 형성 공정에서 상당량의 질화막(101)이 손상된다.
이와 달리, 본 발명은 에치백에 의해 제1절연막(807) 및 제2절연막(810)을 식각하므로, 식각 프로파일을 고려할 필요가 없다. 따라서, 하드마스크 질화 막(801)에 대한 절연막의 식각 선택비를 최대한 향상시키는 조건에서 식각 공정을 실시할 수 있기 때문에, 워드라인 형성 공정에서 발생하는 질화막(801)의 손실을 상당량 감소시킬 수 있다.
특히, 습식으로 제1절연막(807) 및 제2절연막(810)의 에치백을 실시하는 경우에는 하드마스크 질화막(801)을 거의 손상시키지 않고 워드라인을 형성할 수 있다.
도 19 내지 도 24는 본 발명의 바람직한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 것으로, 앞에서 설명한 도 12 내지 도 17에 대응되는 공정이다.
도 19a 내지 도 19c에 도시된 바와 같이, 도전막(808')의 평탄화 공정에서 타깃을 줄여, 하드마스크 질화막(801')이 노출하지 않는 정도로 평탄화 공정을 수행한다. 따라서, 활성 필라의 상부에 증착된 도전막(808')이 유지되어, 후속 공정에서 질화막(801')을 보호할 수 있다. 평탄화 공정은 일 실시예로서 CMP(Chemical Mechanical Polishing) 공정을 수행할 수 있다.
도 20a 내지 도 20c에 도시된 바와 같이, 도전막(808')이 형성된 결과물의 상부에 제1방향으로 배열되는 활성 필라의 상부를 덮는 라인형의 마스크 패턴(809')을 형성한다. 마스크 패턴(809')의 라인 폭은 상기 활성 필라의 직경보다 크게 형성되는 것이 바람직하다.
도 21a 내지 도 21c에 도시된 바와 같이, 상기 마스크 패턴(809')를 식각 마스크로 하여, 도전막(808')을 식각한다. 도전막(808)의 식각 과정에서 하드마스크 질화막(801')는 마스크 패턴(809')에 의해 보호되므로 손상되지 않는다.
도 22a 내지 도 22c에 도시된 바와 같이, 결과물의 전체 구조 상에 제2절연막(810')을 증착하여 활성 필라 간의 갭영역을 매립한다.
도 23a 내지 도 23c에 도시된 바와 같이, 제2절연막(810')을 서라운딩 게이트 전극(805') 높이까지 에치백한다. 제2절연막(810')의 에치백을 통해, 활성 필라 상단 측벽에 증착된 도전막(808')을 노출시킨다. 제2절연막 에치백 공정에서, 하드마스크 질화막(801')은 도전막(808')에 의해 보호되므로 손상되지 않는다.
도 24a 내지 도 24c에 도시된 바와 같이, 도전막(808')을 서라운딩 게이트 전극(805')의 높이까지 에치백한다. 이로써, 서라운딩 게이트 전극(805')의 외주 표면 전방향을 감싸며 제1방향으로 연장되는 도전막(808')이 형성되고, 이것을 워드라인(808A')이라 한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었 으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 수직 채널 트랜지스터를 구비한 반도체 소자의 사시도.
도 2 내지 도 7은 종래 기술에 따른 반도체 소자의 제조 방법을 나타내는 도면.
도 8 내지 도 24는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 도면.

Claims (17)

  1. 기판을 식각하여 제1방향 및 상기 제1방향과 교차하는 제2방향으로 배열되는 복수개의 활성 필라를 형성하는 단계;
    상기 활성 필라의 하단을 둘러싸는 서라운딩 게이트 전극을 형성하는 단계;
    상기 서라운딩 게이트 전극이 형성된 활성 필라 간의 갭영역을 매립하는 제1절연막을 형성하는 단계;
    상기 서라운딩 게이트 전극을 전방향 노출시키되 상기 활성 필라 간의 갭영역 저면은 노출되지 않도록, 상기 제1절연막을 제거하는 단계;
    상기 갭영역에 잔류하는 제1절연막의 상부에 상기 갭영역을 매립하는 도전막을 형성하는 단계;
    상기 도전막이 매립된 결과물의 상부에 상기 제1방향으로 배열되는 활성 필라의 열들을 덮는 라인형의 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각 마스크로 상기 도전막을 식각하여 워드라인을 형성하는 단계
    를 포함하는 반도체 소자의 수직 채널 트랜지스터 형성 방법.
  2. 제 1 항에 있어서,
    상기 제1절연막을 제거하는 단계는
    상기 서라운딩 게이트 전극의 최상부로부터 소정 높이 하향된 지점까지 상기 절연막을 에치백하는 단계
    를 포함하는 반도체 소자의 수직 채널 트랜지스터 형성 방법.
  3. 제 2 항에 있어서,
    상기 제1절연막의 에치백은
    습식 방식으로 수행되는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  4. 제 1 항에 있어서,
    상기 활성 필라를 형성하는 단계는
    상기 기판상에 하드마스크를 형성하는 단계;
    상기 하드마스크를 식각베리어로 상기 기판을 식각하여 상기 복수의 활성 필라를 형성하는 단계
    를 포함하는 반도체 소자의 수직 채널 트랜지스터 형성 방법.
  5. 제 4 항에 있어서,
    상기 제1절연막을 제거하는 단계는
    상기 제1절연막과 상기 하드마스크 사이의 식각 선택비가 높은 조건에서 수행되는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  6. 제 4 항에 있어서,
    상기 도전막을 형성하는 단계는,
    상기 제1절연막이 제거된 결과물의 전체 구조상에 도전막을 증착시키는 단계; 및
    상기 활성 필라의 상부의 하드마스크가 노출될 때까지 상기 도전막을 평탄화하는 단계
    를 포함하는 반도체 소자의 수직 채널 트랜지스터 형성 방법.
  7. 제 4 항에 있어서,
    상기 도전막을 형성하는 단계는
    상기 제1절연막이 제거된 결과물의 전체 구조상에 도전막을 증착시키는 단계; 및
    상기 활성 필라의 상부의 하드마스크가 노출되지 않는 한도 내에서 상기 도전막을 평탄화하는 단계
    를 포함하는 반도체 소자의 수직 채널 트랜지스터 형성 방법.
  8. 제 1 항에 있어서,
    상기 마스크 패턴을 형성하는 단계는
    상기 마스크 패턴의 라인 폭이 상기 활성 필라의 직경보다 크도록 하는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  9. 제 8 항에 있어서,
    상기 워드라인은
    상기 서라운딩 게이트의 외주 표면을 전방향 감싸며 상기 제1방향으로 연장되는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  10. 제 1 항에 있어서,
    상기 워드라인을 형성하는 단계는
    상기 마스크 패턴을 식각 마스크로 상기 도전막을 패터닝하는 단계; 및
    상기 패터닝된 도전막을 상기 서라운딩 게이트 전극의 높이까지 에치백하는 단계
    를 포함하는 반도체 소자의 수직 채널 트랜지스터 형성 방법.
  11. 제 10 항에 있어서,
    상기 패터닝된 도전막을 상기 서라운딩 게이트 전극의 높이로 에치백하는 단계는
    상기 도전막이 패터닝된 결과물의 전체 구조상에 제2절연막을 형성하는 단계;
    상기 제2절연막을 상기 서라운딩 게이트 전극의 높이로 에치백하는 단계;
    상기 도전막을 상기 서라운딩 게이트 전극의 높이로 에치백하는 단계
    를 포함하는 반도체 소자의 수직 채널 트랜지스터 형성 방법.
  12. 제 1 항에 있어서,
    상기 도전막은 폴리실리콘(Polysilicon) 또는 메탈인
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  13. 제 1 항에 있어서,
    상기 서라운딩 게이트 전극은 폴리실리콘(Polysilicon) 또는 메탈인
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  14. 제 1 항에 있어서,
    상기 제1절연막은
    산화막인
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  15. 제1방향 및 상기 제1방향과 교차하는 제2방향으로 배열되는 활성 필라;
    상기 활성 필라의 하단을 둘러싸는 서라운딩 게이트 전극; 및
    상기 서라운딩 게이트 전극의 외주 표면을 전방향 감싸며 상기 제1방향으로 연장되는 워드라인
    을 포함하는 수직 채널 트랜지스터를 구비한 반도체 소자.
  16. 제 15 항에 있어서,
    상기 워드라인은 폴리실리콘(Polysilicon) 또는 메탈인
    수직 채널 트랜지스터를 구비한 반도체 소자.
  17. 제 15 항에 있어서,
    상기 서라운딩 게이트 전극은 폴리실리콘(Polysilicon) 또는 메탈인
    수직 채널 트랜지스터를 구비한 반도체 소자.
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