KR102001417B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는, 기판 상에서 액티브 영역과 교차하며 제1 방향으로 연장되는 복수의 비트라인들; 인접한 상기 비트라인들 사이에서 상기 액티브 영역 상에 형성되며, 에피택셜 반도체층을 포함하는 복수의 콘택 패드들; 및 인접한 상기 비트라인들 사이에서 상기 복수의 콘택 패드들 각각 상에 형성되는 복수의 콘택 플러그들을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는, 콘택 플러그를 포함하는 반도체 장치에 관한 것이다.
반도체 장치의 집적도가 높아지고 크기가 축소되면서, 콘택 플러그의 사이즈도 축소된다. 콘택 플러그를 포함한 배선 저항이 증가하여 반도체 장치의 전기적 특성이 저하되고 콘택 플러그를 제조하기 위한 공정이 어려워진다.
본 발명이 이루고자 하는 기술적 과제는, 전기적 특성이 우수한 반도체 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 기판 상에서 액티브 영역과 교차하며 제1 방향으로 연장되는 복수의 비트라인들; 인접한 상기 비트라인들 사이에서 상기 액티브 영역 상에 형성되며, 에피택셜 반도체층을 포함하는 콘택 패드; 및 인접한 상기 비트라인들 사이에서 상기 콘택 패드 상에 형성되는 콘택 플러그;를 포함한다.
예시적인 실시예들에 있어서, 상기 복수의 비트라인들의 측벽들 상에 형성되는 복수의 스페이서들을 더 포함하고, 상기 콘택 패드는 상기 복수의 스페이서들 중 적어도 하나의 측벽과 자기 정렬하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 콘택 패드는 상기 복수의 스페이서들 중 적어도 하나의 측벽에 접촉하는 제1 부분을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 콘택 패드는 상기 복수의 스페이서들 중 적어도 하나의 하부에 형성되며, 상기 복수의 스페이서들 중 적어도 하나와 수직 방향으로 오버랩되는 제2 부분을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 콘택 패드의 상부(upper portion)는 인접한 상기 스페이서들 사이에 위치하고, 상기 콘택 패드의 하부(lower portion)는 인접한 상기 스페이서들 사이의 거리보다 넓은 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 스페이서들 중 적어도 하나의 저면은 상기 복수의 비트라인들의 저면들보다 낮은 레벨 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 기판 및 상기 복수의 비트라인들 사이에 형성되는 매립 절연막; 및 상기 매립 절연막 내에 개재되며, 상기 액티브 영역과 상기 복수의 비트라인들 중 적어도 하나를 전기적으로 연결하는 비트라인 콘택을 더 포함하며, 상기 콘택 패드는 상기 제1 방향에 수직한 제2 방향으로 돌출하는 라운드진 측벽을 가지며, 상기 매립 절연막과 접촉할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 다른 반도체 장치는, 기판　상에　형성된　매립　절연막；상기 매립 절연막 상에서 제1 방향으로 연장되며, 측벽 상에 제1 스페이서가 형성된 복수의 비트라인들; 인접한 상기 비트라인들 사이에서 상기 매립 절연막 내에 개재되며, 인접한 상기 제1 스페이서들간의 거리보다 큰 폭을 갖는 복수의 콘택 패드들; 및 인접한 상기 비트라인들 사이에서 상기 복수의 콘택 패드들 각각 상에 형성되는 복수의 콘택 플러그들;을 포함한다.
예시적인 실시예들에 있어서, 상기 매립 절연막은 상기 제1 방향으로 연장하는 제1 리세스를 포함하고, 상기 복수의 콘택 패드들이 상기 제1 리세스 내벽과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에서 액티브 영역을 한정하는 소자 분리막을 더 포함하며, 상기 소자 분리막은 상기 매립 절연막에 의해 커버되지 않은 상기 소자 분리막의 일부분에 형성된 제2 리세스를 포함하며, 상기 복수의 콘택 패드들이 상기 제2 리세스 내벽과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 콘택 패드들 중 적어도 하나의 측벽 상부가 상기 제1 스페이서의 측벽 및 저면과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 비트라인들 중 적어도 하나와 상기 제1 스페이서 사이에 형성된 제2 스페이서를 더 포함하고, 상기 제1 스페이서의 저면이 상기 제2 스페이서의 저면보다 낮은 레벨 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 비트라인들 중 적어도 하나와 상기 제1 스페이서 사이에 형성된 제2 스페이서를 더 포함하고, 상기 제1 스페이서의 저면이 상기 제2 스페이서의 저면보다 높은 레벨 상에 형성되며, 상기 콘택 패드는 상기 제1 스페이서와 이격될 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 콘택 패드들은 에피택셜 반도체층을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 콘택 패드들은 불순물이 도핑된 다결정 반도체층을 포함할 수 있다.
본 발명에 따른 반도체 장치는, 상기 콘택 패드 및 상기 액티브 영역의 접촉 면적이 넓으므로 상기 콘택 패드를 통한 콘택 플러그와 액티브 영역 사이의 전기적 연결시 저항이 감소할 수 있다. 따라서, 상기 반도체 장치는 전기적 특성이 우수할 수 있다.
도 1a는 예시적인 실시예들에 따른 반도체 장치의 평면도를 나타낸다.
도 1b 및 도 1c는 각각 도 1a의 B-B' 및 C-C' 선을 따라 자른 단면들을 나타낸다.
도 2a 내지 8c는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 평면도들 및 단면도들이다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 10a 내지 10f는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
도 1a는 예시적인 실시예들에 따른 반도체 장치(100)의 평면도를 나타내며, 도 1b 및 도 1c는 각각 도 1a의 B-B' 및 C-C' 선을 따라 자른 단면들을 나타낸다.
도 1a 내지 도 1c를 참조하면, 상기 반도체 장치(100)는 소자분리 영역(102)에 의해 복수의 액티브 영역(106)이 정의된 기판(110)을 포함한다. 일 실시예에 있어서, 기판(110)은 실리콘, 게르마늄, 실리콘게르마늄, 실리콘 카바이드(silicon carbide), 갈륨비소(gallium arsenide), 인듐비소(indium arsenide), 인듐포스파이드(indium phosphide) 등과 같은 반도체 기판을 포함할 수 있다. 또한, 기판(110)에 불순물이 도핑된 웰(well)(도시되지 않음)이 더 형성될 수도 있다.
기판(110) 내에는 복수의 워드 라인(120)이 매몰되어 있다. 복수의 워드 라인(120)은 기판(110)의 상면보다 낮은 레벨에서 서로 평행하게 연장될 수 있다. 복수의 워드 라인(120) 저면은 요철 형상을 가지며, 복수의 액티브 영역(106)에는 새들 핀 구조의 트랜지스터 (saddle FINFET)가 형성된다. 일부 실시예들에서, 상기 복수의 워드 라인(120)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, 또는 WSiN 중에서 선택되는 적어도 하나의 물질로 이루어진다.
복수의 액티브 영역(106)과 복수의 워드 라인(120)과의 사이에는 게이트 유전막(122)이 개재되어 있다. 상기 게이트 유전막(122)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, ONO (oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 (high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다.
상기 복수의 워드 라인(120)은 각각 캡핑막(124)으로 덮여 있다. 상기 캡핑막(124)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다.
기판(110) 상에는 제1 방향(도 1a의 x 방향)으로 연장하는 복수의 비트라인 적층 구조물들(140)이 형성될 수 있다. 복수의 비트라인 적층 구조물(140) 각각은 복수의 비트라인(142) 및 복수의 비트라인(142) 상면을 덮는 복수의 하드 마스크(144)를 포함한다. 일 실시예에 있어서, 비트라인(142)은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등의 도전 물질을 포함할 수 있다. 예를 들면, 상기 복수의 비트 라인(142)은 도핑된 폴리실리콘, 텅스텐 질화물 및 텅스텐이 순차적으로 적층된 적층 구조를 가질 수 있다.
비트라인(142)은 매립 절연막(130)을 관통하여 형성되는 비트라인 콘택(132)을 통해 액티브 영역(106)에 연결될 수 있다. 비트라인 콘택 스페이서(134)는 비트라인 콘택(132)을 둘러싸며, 비트라인 콘택 스페이서(134) 측벽 일부가 매립 절연막(130)과 접촉할 수 있다. 일 실시예에 있어서, 비트라인 콘택 스페이서(134)는 실리콘 질화물을 포함할 수 있다.
비트라인 적층 구조물(140) 측벽에 제1 스페이서(146) 및 제2 스페이서(148)가 차례로 형성된다.
제1 스페이서(146)는 비트라인 적층 구조물(140)의 측벽을 따라 소정의 두께로 균일하게 형성되며, 비트라인 적층 구조물(140) 하부의 비트라인 콘택(132)까지 연장되도록 형성된다. 즉, 제1 스페이서(146)의 최하부면은 비트라인(142)의 저면보다 낮은 레벨 상에 형성된다.
제2 스페이서(148)는 제1 스페이서(146)를 덮으며 비트라인 적층 구조물(140) 하부의 비트라인 콘택 스페이서(134)까지 연장될 수 있다. 따라서, 제2 스페이서(148)의 최하부면은 비트라인(142)의 저면보다 낮은 레벨 상에 형성된다.
이웃하는 2 개의 비트라인 적층 구조물들(140) 사이에는 복수의 콘택 패드(152)가 상기 제1 방향을 따라 일렬로 배열될 수 있다. 콘택 패드(152)는 인접한 비트라인 적층 구조물들(140) 측벽 상에 형성된 제2 스페이서(148)의 측벽과 자기 정렬하여(self-aligned) 형성될 수 있다. 즉, 콘택 패드(152) 중 상부(upper portion)는 제2 스페이서(148)의 측벽과 접촉하며, 인접한 제2 스페이서들(148) 사이에 위치할 수 있다. 콘택 패드(152) 중 하부(lower portion)는 제2 스페이서(148)의 아래에서 제2 스페이서(148)와 수직 방향으로 오버랩(overlap)될 수 있고, 콘택 패드(152)의 상기 하부는 상기 제1 방향과 수직한 제2 방향(도 1b의 y 방향)으로 돌출하는 라운드진 측벽을 가지며, 매립 절연막(130)과 접촉할 수 있다. 따라서, 콘택 패드(152)의 상기 하부는 인접한 제2 스페이서들(148) 간의 거리보다 넓은 폭을 가질 수 있다. 예시적인 실시예들에 있어서, 콘택 패드(152)는 에피택셜 성장된 반도체층을 포함할 수 있다. 예를 들어, 콘택 패드(152)는 에피택셜 성장된 실리콘층을 포함할 수 있다.
복수의 콘택 플러그(154)는 이웃하는 2 개의 비트라인 적층 구조물들(140) 사이에서 복수의 콘택 패드(152) 상에 각각 형성된다. 콘택 플러그(154)는 인접한 비트라인 적층 구조물들(140) 측벽 상에 형성된 제2 스페이서(148)의 측벽과 자기 정렬하여(self-aligned) 형성될 수 있다. 즉, 콘택 플러그(154)의 측벽 일부는 제2 스페이서(148)의 측벽과 접촉하도록 형성될 수 있다.
콘택 플러그(154) 상에 커패시터(170)가 형성된다. 커패시터(170)는 각각 하부 전극(172), 유전막(174) 및 상부 전극(176)을 포함할 수 있다. 콘택 플러그(154)는 커패시터(170)의 하부 전극(172)을 기판(110)의 액티브 영역(106)에 전기적으로 연결시키기 위한 배리드 콘택(buried contact)일 수 있다.
상기 반도체 장치(100)는 콘택 패드(152)와 액티브 영역(106)과의 접촉 면적이 넓으므로 상기 콘택 패드(152)를 통한 콘택 플러그(154)와 액티브 영역(106) 사이의 전기적 연결시 저항이 감소할 수 있다. 따라서, 상기 반도체 장치(100)는 전기적 특성이 우수할 수 있다.
도 2a 내지 도 8c는 예시적인 실시예들에 따른 반도체 장치(100)의 제조 방법을 나타내는 평면도들 및 단면도들이다. 도 2b에는 도 2a의 B-B' 선을 따라 취한 단면을 표시하고, 도 2c에는 도 2a의 C-C' 선을 따라 취한 단면을 표시하였다. 이런 방식으로, 각각 도 2a 내지 도 8c에 공정 단계에 따른 반도체 장치의 평면도 및 단면도들을 표시하였다.
도 2a 내지 도 2c를 참조하면, 기판(110)에 소자 분리용 트렌치(도시되지 않음)를 형성하고, 상기 소자 분리용 트렌치 내에 절연막을 매립하여 소자분리 영역(102)을 형성한다. 소자분리 영역(102)에 의해 기판(110)에 복수의 액티브 영역들(106)이 정의된다.
이후, 기판(110) 상부에 불순물을 주입하여 복수의 액티브 영역들(106) 각각의 상부에 불순물 영역(도시되지 않음)을 형성할 수 있다.
기판(110) 상면을 덮는 매립 절연막(130)을 형성한다. 예를 들어, 매립 절연막(130)은 실리콘 산화물 등의 절연 물질을 사용하여 약 300 내지 800Å의 두께를 갖도록 형성할 수 있다.
이후, 매립 절연막(130) 상부에 포토레지스트 패턴(도시되지 않음)를 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 매립 절연막(130)을 패터닝한다. 이후, 패터닝된 매립 절연막(130)을 식각 마스크로 사용하여 기판(110)을 식각함으로써 복수의 워드 라인 트렌치들(118)을 형성한다. 복수의 워드 라인 트렌치들(118)은 각각 복수의 액티브 영역들(106)을 가로지르는 라인 형상을 가지며 서로 평행하게 연장된다. 도 2c에 예시된 바와 같이, 저면에 단차가 형성된 상기 복수의 워드 라인 트렌치들(118)을 형성하기 위하여, 소자분리 영역(102) 및 기판(110)을 각각 별도의 식각 공정으로 식각하여, 소자분리 영역(102)의 식각 깊이와 기판(110)의 식각 깊이가 서로 다르게 되도록 할 수 있다.
복수의 워드 라인 트렌치들(118) 내부에 게이트 유전막(122), 워드 라인(120) 및 캡핑막(124)을 순차적으로 형성한다. 캡핑막(124)은 매립 절연막(130)과 식각 선택비를 갖는 물질을 사용하여 형성할 수 있다. 예를 들어, 캡핑막(124)은 실리콘 질화물 등의 절연 물질을 사용하여 형성할 수 있다.
워드 라인 트렌치들(118)이 액티브 영역(106)을 가로지르도록 형성됨에 따라 워드 라인(120) 양 측에 형성된 액티브 영역(106) 상부의 상기 불순물 영역은 소스/드레인 영역들(도시되지 않음)으로 작용할 수 있다.
이후, 매립 절연막(130) 및 캡핑막(124) 일부를 식각하여 액티브 영역(106)을 노출시키는 복수의 비트라인 콘택홀(131)을 형성한다. 그 후, 복수의 비트라인 콘택홀들(131)의 측벽들 상에 비트라인 콘택 스페이서들(134)을 형성한다. 복수의 비트라인 콘택홀들(131) 내에 도전 물질을 채워 액티브 영역(106)과 전기적으로 연결되는 복수의 비트라인 콘택들(132)을 형성한다.
도 3a 내지 도 3c를 참조하면, 매립 절연막(130) 및 캡핑막(124) 상에 복수의 비트라인 적층 구조물들(140)을 형성한다. 각각의 비트라인 적층 구조물(140)은 비트라인(142) 및 비트라인(142) 상면을 덮는 하드 마스크(144)를 포함한다. 복수의 비트라인 적층 구조물들(140)은 제1 방향(도 3a의 x 방향)으로 서로 평행하게 연장하며, 워드 라인들(120)과 소정의 각도, 예를 들어 수직하게 형성될 수 있다. 비트라인 적층 구조물(140)은 비트라인 콘택(132)과 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 복수의 비트라인 적층 구조물들(140)을 형성하기 위하여, 매립 절연막(130) 상에 비트라인 형성용 도전층과 상기 도전층을 덮는 하드 마스크층을 형성한다. 상기 하드 마스크층의 두께는 상기 비트라인 형성용 도전층의 두께보다 더 클 수 있다. 상기 하드 마스크층을 패터닝하여, 복수의 하드 마스크들(144)을 형성한 후, 복수의 하드 마스크들(144)을 식각 마스크로 사용하여 상기 비트라인 형성용 도전층을 식각하여 복수의 비트라인들(142)을 형성한다.
상기 식각 공정에서, 매립 절연막(130) 및 비트라인 콘택 스페이서(134)가 소정 두께만큼 식각될 수 있다. 예를 들어, 비트라인들(142)에 의해 커버되지 않은 매립 절연막(130) 부분은 약 100 내지 200Å의 두께만큼 제거될 수 있다. 따라서, 노출된 매립 절연막(130) 상면이 비트라인(142) 저면보다 낮은 레벨 상에 형성될 수 있다. 또한, 비트라인들(142) 하부의 비트라인 콘택(132)은 매립 절연막(130)과의 식각 선택비 차이에 기인하여 더 깊이 식각될 수 있으므로, 비트라인 콘택(132)의 측벽 일부가 노출될 수 있다.
이후, 비트라인 적층 구조물(140)의 측벽 상에 제1 스페이서(146)를 형성한다. 비트라인 콘택(132) 형성 부위에서, 제1 스페이서(146)는 하드 마스크(144), 비트라인(142) 및 노출된 비트라인 콘택(132)의 측벽들 상에 컨포말하게 형성될 수 있다. 제1 스페이서(146)는 후속 공정에서 식각 저지막으로 사용될 수 있고, 복수의 비트라인 적층 구조물(140)을 보호하기 위한 보호막으로 사용될 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(146)를 형성하기 위하여, 비트라인 적층 구조물(140)을 덮는 제1 스페이서막(도시되지 않음)을 매립 절연막(130) 상에 형성하고, 상기 제1 스페이서막을 이방성 식각하여 비트라인 적층 구조물(140)의 측벽 및 노출된 비트라인 콘택(132)의 측벽 일부 상에 상기 제1 스페이서막을 잔류시킨다. 이에 따라, 라인 형상으로 연장하는 비트라인 적층 구조물(140)의 양 측벽들 상에 복수의 제1 스페이서들(146)을 형성할 수 있다. 제1 스페이서(146)는 노출된 비트라인 콘택(132) 측벽 및 비트라인 콘택 스페이서(134) 상에 컨포말하게 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 스페이서(146)는 실리콘 질화물을 사용하여 형성될 수 있고, 약 30 내지 80Å의 두께를 갖도록 형성될 수 있다.
상기 이방성 식각 공정을 수행하는 과정에서, 비트라인 적층 구조물(140)에 의해 커버되지 않은 매립 절연막(130) 부분이 노출될 때까지 상기 제1 스페이서막을 식각한다. 이후, 노출된 매립 절연막(130)이 소정 두께 더 제거될 때까지 오버에칭(over-etching)할 수 있다. 이에 따라, 비트라인 적층 구조물(140)에 의해 커버되지 않은 매립 절연막(130) 상면은 제1 스페이서(146)의 저면보다 낮은 레벨 상에 형성될 수 있다.
도 4a 내지 도 4c를 참조하면, 제1 스페이서(146)를 덮는 제2 스페이서(148)를 형성한다.
이 때, 제2 스페이서(148)는 비트라인 적층 구조물(140)의 양 측벽들 상에 형성된 제1 스페이서(146)를 덮으며 연장되어 비트라인 콘택 스페이서(134) 상면까지 연장될 수 있다. 제2 스페이서(148)는 후속 공정에서 자기정렬 콘택 플러그를 형성하기 위한 스페이서로 작용할 수 있다. 예시적인 실시예들에 있어서, 제2 스페이서(148)는 50 내지 200Å의 두께를 갖도록 형성될 수 있다. 제2 스페이서(148)는 실리콘 질화물을 사용하여 형성될 수 있다.
제2 스페이서(148)를 형성하기 위하여, 복수의 제1 스페이서(146) 및 복수의 비트라인 적층 구조물(140)을 덮는 제2 스페이서막(도시되지 않음)을 매립 절연막(130) 상에 형성한다. 이후, 상기 제2 스페이서막에 이방성 식각 공정을 수행함으로써 비트라인 적층 구조물(140) 상면 및 매립 절연막(130) 상면 상의 상기 제2 스페이서막을 제거하고, 제1 스페이서(146)의 측벽 상에 제2 스페이서(148)를 잔류시킬 수 있다.
상기 이방성 식각 공정을 수행하는 과정에서, 비트라인 적층 구조물(140)에 의해 커버되지 않은 매립 절연막(130) 부분이 노출될 때까지 상기 제2 스페이서막을 식각하여 제1 스페이서(146) 상에 제2 스페이서(148)를 형성할 수 있다. 이후, 노출된 매립 절연막(130)이 소정 두께 더 제거될 때까지 오버에칭할 수 있다. 예를 들어, 매립 절연막(130)은 100 내지 200Å 두께 정도 제거될 수 있다. 인접한 비트라인 적층 구조물들(140) 사이에서 노출된 매립 절연막(130) 부분은 제2 스페이서(148) 저면보다 낮은 레벨 상에 형성될 수 있다.
전술한 두 차례의 오버에칭에 의해 비트라인 적층 구조물(140) 하부의 매립 절연막(130) 부분에 단차부(step portion)(도시되지 않음)가 형성될 수 있다. 또한, 제1 스페이서(146)의 저면이 비트라인(142) 저면보다 낮은 레벨 상에 형성되고, 제2 스페이서(148)의 저면이 제1 스페이서(146)의 저면보다 낮은 레벨 상에 형성될 수 있다. 따라서, 제2 스페이서(148)는 비트라인(142)의 측벽보다 아래 방향으로 길게 연장되어 형성될 수 있고, 후속 공정에서 자기 정렬 콘택 플러그를 형성하기 위한 콘택홀(도 5b의 150 참조)을 형성할 때 비트라인(142)과의 단락 또는 전기적 연결을 방지할 수 있다.
도 5a 내지 도 5c를 참조하면, 제1 및 제2 스페이서들(146, 148)이 형성된 비트라인 적층 구조물들(140) 사이에 노출된 매립 절연막(130) 부분을 제거함으로써 매립 절연막(130) 내에 콘택홀(150)을 형성할 수 있다. 콘택홀(150)은 인접한 제2 스페이서들(148) 사이에서 상기 제1 방향(도 5b의 x 방향)으로 연장하는 라인 형상으로 형성될 수 있다. 콘택홀(150) 형성에 따라 기판(110) 상면이 노출되어 소자 분리 영역(102) 상면 및 액티브 영역(106) 상면이 노출될 수 있다.
한편, 콘택홀(150)에 의해 액티브 영역(106)의 노출된 부분(150a)을 도 5a에 표시하였다. 비트라인 적층 구조물(140) 양 측벽 상에 제1 스페이서(146) 및 제2 스페이서(148)가 순차적으로 형성되므로, 인접한 제2 스페이서들(148) 사이의 간격이 인접한 비트라인 적층 구조물들(140) 사이의 간격보다 작아지게 된다. 이에 따라, 액티브 영역(106)의 노출된 부분(150a)의 면적은 제1 및 제2 스페이서들(146, 148)이 형성되지 않았을 때 인접한 비트라인 적층 구조물들(140) 사이에서 노출될 수 있는 액티브 영역(106)의 면적보다 작아진다.
도 6a 내지 도 6c를 참조하면, 콘택홀(150)에 의해 노출된 매립 절연막(130) 측벽부를 더 제거함으로써 확장된 콘택홀(enlarged contact hole)(151)을 형성할 수 있다. 이에 따라, 매립 절연막(130)에 의해 커버되어 있던 액티브 영역(106) 상면이 노출될 수 있다.
예시적인 실시예들에 있어서, 상기 제거 공정은 습식 식각 공정 또는 건식 식각 공정일 수 있다. 또한, 상기 제거 공정은 등방성 식각 공정일 수 있다. 상기 제거 공정에서, 매립 절연막(130)을 선택적으로 제거할 수 있는 에천트를 사용할 수 있다. 예를 들어, 상기 제거 공정은 오존을 사용한 습식 식각 공정일 수 있다.
한편, 비트라인 콘택 스페이서(134) 및 제2 스페이서(148)는 매립 절연막(130)과 식각 선택비를 갖는 물질을 포함할 수 있다. 따라서 상기 제거 공정에서, 제2 스페이서(148)는 식각되지 않으며 제2 스페이서(148) 하부에 노출된 매립 절연막(130) 부분이 등방성 식각되어 제1 리세스(151b)가 형성될 수 있다. 제1 리세스(151b)는 상기 제1 방향(즉, 비트라인(142)의 연장 방향)을 따라 연장될 수 있고, 제1 리세스(151b)가 형성된 매립 절연막(130) 부분의 폭은 제1 리세스(151b)가 형성되지 않은 매립 절연막(130) 부분의 폭보다 작을 수 있다.
또한, 제2 스페이서(148) 하부의 비트라인 콘택 스페이서(134)가 노출된 이후에, 비트라인 콘택 스페이서(134)는 더 이상 식각되지 않으므로, 비트라인 콘택(132)은 노출되지 않을 수 있다. 한편, 상기 제거 공정에서, 노출된 소자 분리 영역(102) 상면이 함께 식각되어 제2 리세스(151c)가 형성될 수도 있다.
확장된 콘택홀(151)은 제2 스페이서(148)의 측벽 및 저면, 제1 리세스(151b), 제2 리세스(151c), 비트라인 콘택 스페이서(134)의 측벽 및 액티브 영역(106)의 상면에 의해 정의될 수 있다. 일부 실시예들에 있어서, 제1 리세스(151b)는 제2 스페이서(148)의 노출된 측벽으로부터 50 내지 200Å의 폭으로 형성될 수 있고, 이에 따라 확장된 콘택홀(151)의 상기 제1 방향에 수직인 제2 방향(도 6b의 y 방향)에 따른 최대 폭은 인접한 제2 스페이스들(148) 사이의 간격보다 커질 수 있다.
확장된 콘택홀(151)에 의해 액티브 영역(106)의 노출된 부분(151a)을 도 6a에 표시하였다. 제1 스페이서(146) 및 제2 스페이서(148) 하부의 매립 절연막(130) 부분이 제거되므로, 제1 스페이서(146) 및 제2 스페이서(148)와 수직하게 오버랩되는 액티브 영역(106)의 일부분이 노출될 수 있다. 이에 따라, 액티브 영역(106)의 노출된 부분(151a)의 면적은 제1 및 제2 스페이서들(146, 148)이 형성되지 않았을 때 노출될 수 있는 액티브 영역(106)의 면적과 실질적으로 동일하거나 유사할 수 있다.
이후, 액티브 영역(106)의 노출된 부분(151a) 상에 형성될 수 있는 자연 산화막(도시되지 않음)을 제거하기 위하여 불산을 사용한 세정 공정을 더 수행할 수 있다.
도 7a 내지 도 7c를 참조하면, 확장된 콘택홀(151)에 의해 노출된 액티브 영역(106) 상에 콘택 패드(152)를 형성할 수 있다.
예시적인 실시예들에 있어서, 콘택 패드(152)는 액티브 영역(106)의 노출된 부분(151a)을 시드층(seed layer)으로 하여 선택적 에피택셜 성장(selective epitaxial growth, SEG) 공정을 수행하여 형성할 수 있다. 예를 들어, 액티브 영역(106)의 노출된 부분(151a)으로부터 에피택셜 반도체층을 포함하는 콘택 패드(152)가 소정의 높이로 성장할 수 있다. 이에 따라, 도 7a에 도시된 것처럼, 콘택 패드(152)는 액티브 영역(106)의 노출된 부분(151a) 상부에 아일랜드 형상으로 형성될 수 있다. 콘택 패드(152)는 기판(110)과 동일한 결정 방향을 갖는 에피택셜 반도체층을 포함할 수 있다. 예를 들어, 콘택 패드(152)는 단결정 실리콘, 단결정 게르마늄, 단결정 실리콘-게르마늄 등을 사용하여 형성할 수 있다. 그러나 콘택 패드(152)의 물질이 이에 한정되는 것은 아니며, 기판(110)의 종류와 동일한 물질일 필요는 없다. 예시적인 실시예들에 있어서, 콘택 패드(152)는 액티브 영역(106) 상면으로부터 약 150 내지 400Å의 높이를 갖도록 형성될 수 있다.
콘택 패드(152)는 액티브 영역(106)의 노출된 부분(151a) 상면, 확장된 콘택홀(151) 측벽 및 제2 스페이서(148) 측벽을 접촉하도록 형성될 수 있다. 예를 들어, 콘택 패드(152)는 확장된 콘택홀(151) 내부에서 제1 리세스(151b) 및 제2 리세스(151c)의 내벽들 상에 형성될 수 있다. 본 실시예에 따르면, 성장하는 콘택 패드(152)의 높이를 조절함에 따라 제2 스페이서(148) 저면보다 높은 레벨 상에 형성되는 상면을 갖도록 콘택 패드(152)를 성장시킬 수 있다. 이에 따라, 콘택 패드(152)의 상부(upper portion)는 인접한 제2 스페이서들(148) 사이에서 위치하고, 콘택 패드(152)의 하부(lower portion)는 비트라인 콘택 스페이서(134)와 접촉하며, 제1 리세스(151b) 내벽과 접촉하도록 형성될 수 있다. 콘택 패드(152) 하부가 확장된 콘택홀(151) 내에 형성됨에 따라, 콘택 패드(152) 하부의 폭은 인접한 제2 스페이서들(148) 사이의 거리보다 크게 형성될 수 있다.
예시적인 실시예들에 있어서, 콘택 패드(152)를 형성한 이후 불순물을 주입하거나, 콘택 패드(152)를 형성하기 위한 SEG 공정 도중에 불순물을 도핑함으로써 콘택 패드(152) 내에 불순물을 포함시킬 수 있다. 콘택 패드(152)가 불순물을 포함하는 경우, 콘택 패드(152)는 액티브 영역(106)과 후속 공정에서 콘택 패드(152) 상부에 형성될 콘택 플러그(154, 도 8b 참조) 사이의 전기 전도도를 향상시킬 수 있다.
콘택 패드(152)는 액티브 영역(106)의 노출된 부분(151a)과 접촉하도록 형성되므로, 액티브 영역(106)과 콘택 패드(152) 사이의 접촉 면적이 증가할 수 있고, 그 결과 콘택 플러그(154)를 통한 배선의 저항이 감소할 수 있다. 또한, 콘택 패드(152)가 확장된 콘택홀(151) 및 제2 스페이서(148)에 의해 자기 정렬적으로 형성됨에 따라, 상기 SEG 공정에 의하여 콘택 패드(152)를 형성하는 대신 콘택 홀(도시되지 않음)을 형성한 이후에 상기 콘택 홀을 채우는 콘택 플러그를 형성하는 경우에 발생할 수 있는 미스얼라인에 의한 불량을 방지할 수 있다. 또한, 복수의 콘택 패드들(152)이 높이 산포가 커져서 일부 콘택 패드들(152)이 높이가 크게 형성되더라도, 제2 스페이서(148)에 의해 비트라인(142)과 콘택 패드(152) 사이의 단락 또는 전기적 연결이 방지될 수 있다.
도 8a 내지 도 8c를 참조하면, 제2 스페이서(148)의 측벽 및 콘택 패드(152) 상에 콘택 플러그(154)를 형성한다.
예시적인 실시예들에 있어서, 콘택 패드(152), 비트라인 적층 구조물들(140) 및 제2 스페이서(148) 상에 도전층을 형성하고, 비트라인 적층 구조물들(140) 상면이 노출될 때까지 상기 도전층 상부를 평탄화한다. 상기 도전층 및 비트라인 적층 구조물들(140) 상면 상에 상기 제2 방향으로 연장하는 마스크 층(도시되지 않음)를 형성한 후, 상기 마스크 층 및 비트라인 적층 구조물들(140)을 식각 마스크로 사용하여 상기 도전층을 패터닝함으로써 콘택 플러그(154)를 형성할 수 있다.
예를 들어, 콘택 플러그(154)의 양 측벽들은 인접한 비트라인 적층 구조물들(140)의 측벽들 상의 제2 스페이서들(148)과 자기정렬되어 형성될 수 있다. 콘택 플러그(154)의 다른 양 측벽들은 상기 패터닝 공정에서 패터닝되어 형성될 수 있다.
다시 도 1a 내지 도 1c를 참조하면, 콘택 플러그(154)가 형성된 결과물 상에 절연 물질을 퇴적하여 복수의 비트라인 적층 구조물(140), 복수의 콘택 플러그(154)를 덮는 제1 층간 절연막(160)을 형성한다. 제1 층간 절연막(160) 상에 몰드막(도시되지 않음)을 형성하고, 상기 몰드막 및 제1 층간 절연막(160)을 각각 일부 식각하여 복수의 콘택 플러그(154) 각각의 상면을 노출하는 복수의 스토리지 노드 홀(도시되지 않음)을 형성한다. 복수의 스토리지 노드 홀의 측벽 및 저면에 컨포멀하게 연장되는 실린더 형상의 복수의 하부 전극(172)을 형성한다. 상기 몰드막을 제거한 후, 상기 복수의 하부 전극(172) 위에 유전막(174) 및 상부 전극(176)을 형성한다. 하부 전극(172), 유전막(174) 및 상부 전극(176)은 커패시터(170)를 구성할 수 있다.
전술한 공정을 수행하여 상기 반도체 장치(100)가 완성된다.
상기 반도체 장치(100)는 콘택 패드(152) 및 액티브 영역(106)의 접촉 면적이 넓으므로 상기 콘택 패드(152)를 통한 콘택 플러그(154)와 액티브 영역(106) 사이의 전기적 연결시 저항이 감소할 수 있다. 따라서, 상기 반도체 장치(100)는 전기적 특성이 우수할 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 장치(200)의 제조 방법을 나타내는 단면도이다. 본 실시예에서의 제조 방법은 도 1a 내지 도 8c를 참조로 설명한 반도체 장치(100)의 제조 방법과 유사하므로, 차이점을 중심으로 설명한다.
우선, 도 1a 내지 도 6c를 참조로 설명한 공정들을 수행하여, 기판(210) 상에 비트라인 콘택(232) 및 비트라인 콘택 스페이서(234)가 개재된 매립 절연막(230)을 형성하고, 매립 절연막(230) 상에 순차적으로 적층된 비트라인(242) 및 하드 마스크(244)를 포함하는 비트라인 적층 구조물들(240)을 형성한다. 이후, 인접한 비트라인 적층 구조물들(240) 사이에 확장된 콘택홀(251)을 형성하며, 이 때 매립 절연막(230) 측벽에 제1 리세스(251b)가 형성될 수 있고, 소자 분리 영역(202)에 제2 리세스(252c)가 형성될 수 있다. 확장된 콘택홀(251)은 비트라인 적층 구조물들(240) 측벽에 순차적으로 적층된 제1 및 제2 스페이서들(246, 248)의 저면 아래에서 제1 리세스(251b)에 의해 폭이 확장되고, 액티브 영역(206) 상면을 노출시킬 수 있다.
도 9를 참조하면, 비트라인 적층 구조물들(240) 사이에서 액티브 영역(206)과 접촉하는 콘택 패드(252)를 형성할 수 있다.
콘택 패드(252)를 형성하기 위하여, 확장된 콘택홀(251)을 채우는 도전층(도시되지 않음)을 형성하고, 비트라인 적층 구조물들(240)의 상면이 노출될 때까지 상기 도전층 상부를 평탄화할 수 있다. 이후, 비트라인 적층 구조물들(240) 및 상기 도전층 상에 제1 방향(즉, 비트라인 적층 구조물들(240)의 연장 방향)과 수직한 제2 방향(도 9의 y 방향)으로 연장하는 마스크 층(도시되지 않음)을 형성한 후, 비트라인 적층 구조물들(240) 및 상기 마스크 층을 식각 마스크로 사용하여 상기 도전층을 패터닝하여 콘택 패드(252)를 형성할 수 있다. 이에 따라, 콘택 패드(252)의 하부는 액티브 영역(206)와 접촉하며 확장된 콘택홀(251) 측벽과 자기 정렬적으로 형성될 수 있고, 콘택 패드(252)의 상부는 인접한 제2 스페이서들(248)의 측벽들 사이에 형성될 수 있다. 콘택 패드(252)의 상면은 비트라인 적층 구조물(240)의 상면과 실질적으로 동일한 레벨 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 도전층은 불순물이 도핑된 다결정 반도체층을 사용하여 화학 기상 증착 공정, 저압 화학 기상 증착 공정 또는 원자층 증착 공정에 의해 형성될 수 있다. 예를 들어, 상기 도전층은 불순물이 도핑된 폴리실리콘층을 포함할 수 있다.
이후, 비트라인 적층 구조물들(240) 및 콘택 패드(252)를 덮는 제1 층간 절연막(260)을 형성하고, 제1 층간 절연막(260) 상에 하부 전극(272), 유전막(274) 및 상부 전극(276)을 포함하는 커패시터(270)를 형성한다.
상기 반도체 장치(200)는 콘택 패드(252) 하부가 확장된 콘택홀(251) 내에 형성됨에 따라, 콘택 패드(252)와 액티브 영역(206) 사이의 접촉 면적을 증가시킬 수 있다. 따라서, 상기 반도체 장치(200)는 전기적 특성이 우수할 수 있다.
도 10a 내지 10f는 예시적인 실시예들에 따른 반도체 장치(300)의 제조 방법을 나타내는 단면도들이다. 본 실시예에서의 제조 방법은 도 1a 내지 도 8c를 참조로 설명한 반도체 장치(100)의 제조 방법과 유사하므로, 차이점을 중심으로 설명한다.
도 10a를 참조하면, 기판(310) 상의 비트라인 적층 구조물(340)의 양 측벽들 상에 제1 스페이서(346)를 형성한다. 비트라인 적층 구조물(340)을 형성하기 위한 공정에서, 하드 마스크(344)를 식각 마스크로 사용하여 도전층(도시되지 않음)을 패터닝하여 비트라인(342)을 형성한다. 한편, 비트라인(342)에 의해 커버되지 않은 매립 절연막(330) 부분을 오버에칭하여, 매립 절연막(330) 부분의 상면이 비트라인(342)의 저면보다 낮은 레벨 상에 형성될 수 있다. 이후, 비트라인 적층 구조물(340)의 측벽을 덮는 제1 스페이서막(도시되지 않음)을 형성한 후, 상기 제1 스페이서막을 이방성 식각하여 비트라인 적층 구조물(340) 측벽 상에 제1 스페이서(346)를 형성한다.
도 10b를 참조하면, 비트라인 적층 구조물(340) 및 제1 스페이서(346)를 식각 마스크로 사용하여 노출된 매립 절연막(330) 부분을 제거하여 기판(310) 상면을 노출시킨다. 이 때, 제1 스페이서(346)의 측벽을 따라 하부 방향으로 실질적으로 수직하게 매립 절연막(330)의 측벽이 형성될 수 있다. 노출된 기판(310) 상면 및 노출된 매립 절연막(330)의 측벽들에 의해 콘택홀(350)이 정의될 수 있다. 한편, 도 10b에서와 같이, 상기 제거 공정에서 비트라인 콘택 스페이서(334)의 측벽이 노출되는 경우, 노출되는 비트라인 콘택 스페이서(334)의 측벽 역시 콘택홀(350)을 정의할 수 있다. 제1 스페이서(346)의 두께 및/또는 비트라인 적층 구조물(340)의 폭에 따라, 액티브 영역(306)의 상면 일부분은 콘택홀(350)에 의해 노출될 수 있고, 액티브 영역(306)의 상면 다른 일부분은 매립 절연막(330)에 의해 여전히 커버될 수 있다.
도 10c를 참조하면, 콘택홀(150)에 의해 노출된 매립 절연막(330) 측벽을 더 제거함으로써 확장된 콘택홀(351)을 형성할 수 있다. 상기 확장된 콘택홀(351)을 형성하기 위한 공정에서, 예를 들어, 등방성 식각 공정에 의하여 노출된 매립 절연막(330)의 측벽에 제1 리세스(351b)가 형성될 수 있다. 제1 리세스(351b)는 비트라인 적층 구조물(340)의 연장 방향인 제1 방향(도 10c의 x 방향)으로 연장될 수 있다. 또한, 상기 확장된 콘택홀(351)을 형성하기 위한 공정에서, 노출된 소자 분리 영역(302) 부분에 제2 리세스(351c)가 형성될 수 있다.
확장된 콘택홀(351)은 매립 절연막(330)에 의해 커버되어 있던 액티브 영역(306) 상면 부분을 더 노출시킬 수 있다. 예를 들어, 제1 스페이서(346)는 약 30 내지 80Å의 두께를 갖도록 형성되므로, 상기 등방성 식각 공정을 오랜 시간 수행하지 않더라도 매립 절연막(330)에 의해 커버된 액티브 영역(306) 상면 부분의 전체가 용이하게 노출될 수 있다.
확장된 콘택홀(351)을 형성하기 위한 제거 공정에서, 노출된 비트라인 콘택 스페이서(334)는 더 이상 식각되지 않을 수 있고, 비트라인 콘택(332)이 노출되지 않을 수 있다.
도 10d를 참조하면, 노출된 액티브 영역(306) 상면을 시드층으로 사용하여 SEG 공정을 수행함으로써 확장된 콘택홀(351) 내에 복수의 콘택 패드들(352)을 형성한다. 따라서, 성장된 콘택 패드들(352) 각각의 저면들이 노출된 액티브 영역(306)과 접촉하도록 형성될 수 있고, 콘택 패드(352)는 에피택셜 반도체층을 포함할 수 있다. 상기 SEG 공정의 시드층으로 작용할 수 있는 액티브 영역(306)의 면적이 넓을수록 콘택 패드들(352)의 높이가 균일한 산포를 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 콘택 패드(352)는 제1 스페이서(346)의 측벽 일부와 접촉하도록 형성될 수 있다. 또한, 콘택 패드(352)의 상면이 비트라인(342)의 저면보다 낮은 레벨 상에 형성될 수 있다. 예를 들어, 콘택 패드(352)는 150 내지 300Å의 높이를 갖도록 형성될 수 있다. 그러나, 콘택 패드(352)의 높이가 이에 한정되는 것은 아니다.
도 10e를 참조하면, 제1 스페이서(346) 측벽 상에 제2 스페이서(348)를 형성한다. 예시적인 실시예들에 있어서, 제2 스페이서(348)는 제1 스페이서(346)의 측벽을 따라 하부로 연장되며, 제2 스페이서(348)의 저면은 콘택 패드(352) 상면 일부와 접촉하도록 형성될 수 있다.
제2 스페이서(348)를 형성하기 위한 공정에서, 비트라인 적층 구조물(340) 및 제1 스페이서(346)를 덮는 제2 스페이서막(도시되지 않음)을 형성한 후, 상기 제2 스페이서막에 이방성 식각 공정을 수행하여 콘택 패드(352)를 덮는 상기 제2 스페이서막 부분을 제거하고, 제1 스페이서(346) 측벽 상에 제2 스페이서(348)를 잔류시킬 수 있다.
도 10e에는 콘택 패드(352) 상면이 노출될 때까지 상기 이방성 식각 공정을 수행하는 방법을 행한 경우를 도시하였다. 그러나, 이와는 달리, 콘택 패드(352)의 상면이 노출된 이후에도 상기 이방성 식각 공정을 더 수행하여 콘택 패드(352) 상부를 소정 두께만큼 더 제거할 수 있다. 이에 따라, 복수의 콘택 패드들(352)이 높이의 산포가 다소 큰 경우라도, 콘택 패드들(352)이 모두 노출될 수 있고, 후속 공정에서 콘택 패드(352) 상부에 형성되는 콘택 플러그(354)와의 접촉 면적을 증가시킬 수 있다.
도 10f를 참조하면, 제2 스페이서(348) 및 콘택 패드(352) 상에 콘택 플러그(354)를 형성한다.
예시적인 실시예들에 있어서, 비트라인 적층 구조물(340), 제2 스페이서(348) 및 콘택 패드(352) 상에 도전층(도시되지 않음)을 형성한 후, 비트라인 적층 구조물(340)의 상면이 노출될 때까지 상기 도전층 상부를 평탄화할 수 있다. 이후, 비트라인 적층 구조물(340) 및 상기 도전층 상에 상기 제1 방향(즉, 비트라인 적층 구조물(340)의 연장 방향)에 수직한 제2 방향(도 10f의 y 방향)으로 연장되는 마스크 층(도시되지 않음)을 형성할 수 있다. 상기 마스크 층 및 상기 비트라인 적층 구조물(340)을 식각 마스크로 사용하여 상기 도전층을 패터닝하여 콘택 패드(352) 상에 콘택 플러그(354)를 형성할 수 있다.
예를 들어, 콘택 플러그(354)의 양 측벽들은 인접한 비트라인 적층 구조물들(340)의 측벽들 상의 제2 스페이서들(348)와 자기정렬되어 형성될 수 있다. 콘택 플러그(354)의 다른 양 측벽들은 상기 패터닝 공정에서 패터닝되어 노출될 수 있다.
이후, 비트라인 적층 구조물들(340) 및 콘택 플러그(354)를 덮는 제1 층간 절연막(360)을 형성하고, 제1 층간 절연막(360) 상에 하부 전극(372), 유전막(374) 및 상부 전극(376)을 포함하는 커패시터(370)를 형성한다.
전술한 공정을 수행하여 상기 반도체 장치(300)가 완성된다.
이하에서는 도 10a 내지 도 10f을 참조하여 설명한 방법에 따라 제조된 반도체 장치(300)에 대하여 설명하도록 한다.
상기 반도체 장치(300)는 복수의 비트라인 적층 구조물들(340), 제1 및 제2 스페이서들(346, 348), 콘택 패드(352), 콘택 플러그(354) 및 커패시터(370)를 포함할 수 있다.
제1 및 제2 스페이서들(346, 348)은 비트라인(342) 및 하드 마스크(344)의 적층 구조로 형성된 비트라인 적층 구조물들(340)의 측벽들 상에 순차적으로 형성될 수 있다. 제1 스페이서(346)는 하드 마스크(344) 및 비트라인(342)의 측벽을 따라 컨포말하게 형성되며, 비트라인(342) 하부의 비트라인 콘택(332) 상면까지 연장될 수 있다. 제2 스페이서(348)는 제1 스페이서(346) 상에 형성되며, 제2 스페이서(348)의 저면은 제1 스페이서(346)의 저면보다 높은 레벨 상에 형성될 수 있다.
콘택 패드(352)는 기판(310)의 액티브 영역(306) 상부에서 매립 절연막(330) 내에 개재되어 형성될 수 있다. 콘택 패드(352)의 상면은 제1 스페이서(346)의 저면보다 높은 레벨 상에 형성되며, 콘택 패드(352)가 제1 스페이서(346) 측벽과 접촉할 수 있다. 콘택 패드(352)의 상면은 제2 스페이서(348)의 저면과 접촉할 수 있으며, 콘택 패드(352) 측벽 상부는 제2 스페이서(348) 측벽과 접촉하지 않을 수 있다. 콘택 패드(352)는 상기 제2 방향에 따른 폭이 인접한 제2 스페이서들(348) 간의 폭보다 클 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템(1000)이다.
시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)를 포함한다. 상기 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 본 발명의 기술적 사상에 의한 반도체 장치를 포함한다. 예를 들면, 상기 기억 장치(1030)는 도 1a 내지 도 10f에 예시한 반도체 장치(100, 200, 300)를 포함할 수 있다.
인터페이스(1040)는 상기 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다. 상기 시스템(1000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 반도체 장치 102: 소자분리 영역
106: 액티브 영역 110: 기판
118: 워드 라인 트렌치 120: 워드 라인
122: 게이트 유전막 124: 캡핑막
130: 매립 절연막 131: 비트라인 콘택홀
132: 비트라인 콘택 134: 비트라인 콘택 스페이서
140: 비트라인 적층 구조물 142: 비트라인
144: 하드 마스크 146: 제1 스페이서
148: 제2 스페이서 150: 콘택홀
151: 콘택홀 151b: 제1 리세스
151c: 제2 리세스 152: 콘택 패드
154: 콘택 플러그 160: 제1 층간 절연막
170: 커패시터 172: 하부 전극
174: 유전막 176: 상부 전극

Claims (10)

  1. 기판 상에서 액티브 영역과 교차하며 제1 방향으로 연장되는 복수의 비트라인들;
    인접한 상기 비트라인들 사이에서 상기 액티브 영역 상에 형성되며, 에피택셜 반도체층을 포함하는 콘택 패드;
    인접한 상기 비트라인들 사이에서 상기 콘택 패드 상에 형성되는 콘택 플러그;
    상기 기판과 상기 복수의 비트라인들 사이에 형성되는 매립 절연막; 및
    상기 복수의 비트라인들의 측벽들 상에 형성되는 복수의 스페이서들;을 포함하고,
    상기 콘택 패드는 상기 제1 방향에 수직한 제2 방향으로 돌출하는 라운드진 측벽을 가지며,
    상기 콘택 패드의 상기 라운드진 측벽은 상기 복수의 스페이서들 중 적어도 하나의 바닥면보다 낮은 레벨에서 상기 매립 절연막과 접촉하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 콘택 패드는,
    상기 복수의 스페이서들 중 적어도 하나의 측벽에 접촉하는 제1 부분과,
    상기 복수의 스페이서들 중 적어도 하나의 하부에 형성되며, 상기 복수의 스페이서들 중 적어도 하나와 수직 방향으로 오버랩되는 제2 부분을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 복수의 스페이서들 각각은 상기 비트라인의 측벽 상에 순서대로 배치되는 제1 스페이서와 제2 스페이서의 적층 구조를 가지며,
    상기 콘택 패드는 상기 제2 스페이서의 바닥면과 접촉하고, 상기 제1 스페이서의 바닥면과 접촉하지 않는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 복수의 스페이서들 각각은 상기 비트라인의 측벽 상에 순서대로 배치되는 제1 스페이서와 제2 스페이서의 적층 구조를 가지며,
    상기 콘택 패드는 상기 제2 스페이서의 바닥면 및 상기 제1 스페이서의 바닥면과 접촉하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 콘택 패드의 상부(upper portion)는 인접한 상기 스페이서들 사이에 위치하고, 상기 콘택 패드의 하부(lower portion)는 인접한 상기 스페이서들 사이의 거리보다 넓은 폭을 갖는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 복수의 스페이서들 중 적어도 하나의 저면은 상기 복수의 비트라인들의 저면들보다 낮은 레벨 상에 형성되는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 매립 절연막 내에 개재되며, 상기 액티브 영역과 상기 복수의 비트라인들 중 적어도 하나를 전기적으로 연결하는 비트라인 콘택을 더 포함하는 것을 특징으로 하는 반도체 장치.
  8. 기판 상에 형성된 매립 절연막；
    상기 매립 절연막 상에서 제1 방향으로 연장되며, 측벽 상에 제1 스페이서가 형성된 복수의 비트라인들;
    인접한 상기 비트라인들 사이에서 상기 매립 절연막 내에 개재되며, 인접한 상기 제1 스페이서들간의 거리보다 큰 폭을 갖는 복수의 콘택 패드들; 및
    인접한 상기 비트라인들 사이에서 상기 복수의 콘택 패드들 각각 상에 형성되는 복수의 콘택 플러그들;을 포함하고,
    상기 매립 절연막은 상기 제1 방향으로 연장하는 제1 리세스를 포함하고,
    상기 복수의 콘택 패드들이 상기 제1 리세스 내벽과 접촉하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 복수의 콘택 패드들 중 적어도 하나의 측벽 일부분이 이에 인접한 상기 제1 스페이서의 측벽과 접촉하는 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서, 상기 기판 상에서 액티브 영역을 한정하는 소자 분리막을 더 포함하며,
    상기 소자 분리막은 상기 매립 절연막에 의해 커버되지 않은 상기 소자 분리막의 일부분에 형성된 제2 리세스를 포함하며,
    상기 복수의 콘택 패드들이 상기 제2 리세스 내벽과 접촉하는 것을 특징으로 하는 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11728410B2 (en) 2020-09-29 2023-08-15 Samsung Electronics Co., Ltd. Semiconductor device

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160001426A (ko) * 2014-06-27 2016-01-06 삼성전자주식회사 반도체 소자
KR102214506B1 (ko) * 2014-08-21 2021-02-09 삼성전자 주식회사 콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법
KR102283813B1 (ko) * 2014-12-04 2021-08-03 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10553532B2 (en) * 2014-12-24 2020-02-04 Intel Corporation Structure and method to self align via to top and bottom of tight pitch metal interconnect layers
US9887262B2 (en) * 2015-02-23 2018-02-06 Toshiba Memory Corporation Semiconductor device
TWI636491B (zh) * 2015-04-20 2018-09-21 華邦電子股份有限公司 記憶元件及其製造方法
WO2016186648A1 (en) * 2015-05-18 2016-11-24 Intel Corporation Apparatus and method for fabricating a high density memory array
US9741734B2 (en) * 2015-12-15 2017-08-22 Intel Corporation Memory devices and systems having reduced bit line to drain select gate shorting and associated methods
KR20170109874A (ko) * 2016-03-22 2017-10-10 삼성전자주식회사 반도체 장치 및 그의 제조 방법
KR102531609B1 (ko) 2016-05-27 2023-05-12 삼성전자주식회사 반도체 장치의 제조 방법
KR20180076424A (ko) 2016-12-27 2018-07-06 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
CN108269805B (zh) * 2016-12-30 2021-06-08 联华电子股份有限公司 半导体存储装置以及其制作方法
KR102335266B1 (ko) 2017-06-01 2021-12-07 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
CN110299360B (zh) * 2018-03-22 2022-04-26 联华电子股份有限公司 半导体结构及其制作方法
CN111916453B (zh) * 2019-05-09 2023-11-14 华邦电子股份有限公司 半导体结构及其制造方法
US10978459B2 (en) * 2019-09-05 2021-04-13 Nanya Technology Corporation Semiconductor device with bit lines at different levels and method for fabricating the same
CN115148673B (zh) * 2021-03-30 2024-05-14 长鑫存储技术有限公司 半导体结构的制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070218682A1 (en) * 2003-02-24 2007-09-20 Samsung Electronics Co., Ltd. Semiconductor device
US20080093741A1 (en) * 2006-10-20 2008-04-24 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US20090085083A1 (en) * 2007-10-02 2009-04-02 Samsung Electronics Co., Ltd. Semiconductor memory device and method of forming the same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100331848B1 (ko) * 1999-07-20 2002-04-09 박종섭 반도체 소자의 콘택 패드 형성 방법
KR100475075B1 (ko) * 2002-05-17 2005-03-10 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR100752644B1 (ko) * 2005-04-12 2007-08-29 삼성전자주식회사 반도체 소자의 셀영역 레이아웃 및 이를 이용한 콘택패드제조방법
US7696567B2 (en) 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
US20070096155A1 (en) * 2005-10-18 2007-05-03 Kyoung-Yun Baek Cell structure for a semiconductor memory device and method of fabricating the same
KR100834739B1 (ko) * 2006-09-14 2008-06-05 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100819001B1 (ko) * 2006-10-23 2008-04-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US20080160740A1 (en) 2006-12-28 2008-07-03 Hyun Ahn Method For Manufacturing Semiconductor Device
KR101557861B1 (ko) 2008-10-06 2015-10-06 삼성전자주식회사 매립형 게이트 전극 구조를 갖는 반도체 및 그 제조 방법
KR20100038975A (ko) * 2008-10-07 2010-04-15 삼성전자주식회사 커패시터 없는 디램 소자
JP2011129762A (ja) 2009-12-18 2011-06-30 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
KR20110101876A (ko) 2010-03-10 2011-09-16 삼성전자주식회사 매립 비트 라인을 갖는 반도체 장치 및 반도체 장치의 제조 방법
KR20120003742A (ko) 2010-07-05 2012-01-11 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
KR20120003741A (ko) 2010-07-05 2012-01-11 주식회사 하이닉스반도체 반도체 소자 및 그 형성 방법
JP2012019035A (ja) 2010-07-07 2012-01-26 Elpida Memory Inc 半導体装置及びその製造方法
KR20120012222A (ko) 2010-07-30 2012-02-09 주식회사 하이닉스반도체 반도체 장치 제조방법
KR101758312B1 (ko) * 2010-10-18 2017-07-17 삼성전자주식회사 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070218682A1 (en) * 2003-02-24 2007-09-20 Samsung Electronics Co., Ltd. Semiconductor device
US20080093741A1 (en) * 2006-10-20 2008-04-24 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US20090085083A1 (en) * 2007-10-02 2009-04-02 Samsung Electronics Co., Ltd. Semiconductor memory device and method of forming the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11728410B2 (en) 2020-09-29 2023-08-15 Samsung Electronics Co., Ltd. Semiconductor device

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