KR20160001426A - 반도체 소자 - Google Patents

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KR20160001426A
KR20160001426A KR1020140079947A KR20140079947A KR20160001426A KR 20160001426 A KR20160001426 A KR 20160001426A KR 1020140079947 A KR1020140079947 A KR 1020140079947A KR 20140079947 A KR20140079947 A KR 20140079947A KR 20160001426 A KR20160001426 A KR 20160001426A
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Abstract

본 발명의 기술적 사상에 의한 반도체 소자는, 복수의 활성 영역을 포함하는 반도체 기판; 상기 복수의 활성 영역과 교차하는 비트 라인; 상기 복수의 활성 영역 중에서 선택되는 제1 활성 영역과 상기 비트 라인을 연결하는 다이렉트 콘택; 상기 비트 라인의 측벽을 덮고 상기 반도체 기판의 상면보다 낮은 레벨로 연장되는 절연 스페이서; 상기 제1 활성 영역과 이웃하는 제2 활성 영역의 측벽에 연결된 콘택 패드; 상기 절연 스페이서 및 상기 콘택 패드를 노출시키는 콘택홀을 한정하는 제1 절연 패턴; 상기 콘택 패드에 연결되고 상기 콘택홀 내부를 채우는 복수의 베리드 콘택;을 포함한다.

Description

반도체 소자{Semiconductor device}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 콘택 패드를 포함하는 반도체 소자에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 베리드 콘택(buried contact)과 활성 영역간의 접촉 면적이 좁아진다. 이것은 배선 저항의 증가 또는 접촉 불량에 따른 반도체 소자의 전기적 특성을 저하시키고, 공정상의 어려움을 야기한다. 따라서, 이와 같은 문제를 해결할 수 있는 구조를 가지는 반도체 소자가 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 베리드 콘택과 활성 영역간의 접촉 면적 증대를 위해 콘택 패드를 갖는 반도체 소자를 제공하는 것이다.
상기 기술적 과제를 해결하기 위해서 본 발명의 기술적 사상에 따른 반도체 소자는, 복수의 활성 영역을 포함하는 반도체 기판; 상기 복수의 활성 영역과 교차하는 비트 라인; 상기 복수의 활성 영역 중에서 선택되는 제1 활성 영역과 상기 비트 라인을 연결하는 다이렉트 콘택; 상기 비트 라인의 측벽을 덮고 상기 반도체 기판의 상면보다 낮은 레벨로 연장되는 절연 스페이서; 상기 제1 활성 영역과 이웃하는 제2 활성 영역의 측벽에 연결된 콘택 패드; 상기 절연 스페이서 및 상기 콘택 패드를 노출시키는 콘택홀을 한정하는 제1 절연 패턴; 상기 콘택 패드에 연결되고 상기 콘택홀 내부를 채우는 복수의 베리드 콘택;을 포함할 수 있다.
일부 실시예에 있어서, 제1 항에 있어서, 상기 콘택 패드의 상면의 높이는 상기 활성 영역 상면의 레벨과 동일한 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예에 있어서, 상기 베리드 콘택은 상기 반도체 기판의 상면보다 낮은 레벨까지 상기 기판 내부로 연장되어 있고, 상기 반도체 기판의 상면보다 낮은 레벨에서 상기 콘택 패드에 연결되어 있는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예에 있어서, 상기 콘택 패드는 상기 절연 스페이서에 접촉하는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예에 있어서, 상기 비트 라인의 상부에 상기 콘택홀과 연통되는 랜딩 패드홀을 한정하는 제2 절연 패턴; 및 상기 베리드 콘택과 연결되고 상기 비트 라인과 수직으로 오버랩되도록 상기 랜딩 패드 홀 내에 형성되어 있는 랜딩 패드;를 더 포함하는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예에 있어서, 상기 베리드 콘택과 상기 랜딩 패드는 동일한 물질을 포함하는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예에 있어서, 상기 베리드 콘택에 연결되어 있는 커패시터 하부 전극을 더 포함하는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예에 있어서, 상기 콘택 패드는 에피택셜 반도체층을 포함하는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예에 있어서, 상기 콘택 패드는 다결정 반도체층을 포함하는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예에 있어서, 상기 콘택 패드는 탄소 도핑된 도전성 물질을 포함하는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예에 있어서, 상기 콘택 패드는 금속을 포함하는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예에 있어서, 상기 콘택홀에 연통되고 상기 콘택 패드를 노출시키는 리세스를 더 포함하고, 상기 베리드 콘택이 상기 리세스의 내벽에 연결되는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예에 있어서, 상기 리세스의 내벽에 접촉하는 제2 콘택 패드를 더 포함하고, 상기 베리드 콘택이 상기 제2 콘택 패드에 연결되는 것을 특징으로 하는 반도체 소자일 수 있다.
상기 기술적 과제를 해결하기 위해서 본 발명의 기술적 사상에 따른 반도체 소자는, 복수의 활성 영역을 포함하는 반도체 기판; 상기 복수의 활성 영역 중 선택되는 복수의 제1 활성 영역과 교차하고 제1 방향으로 연장된 복수의 비트 라인; 상기 제1 방향과 다른 제2 방향으로 연장된 복수의 워드 라인; 상기 제2 방향으로 복수의 제1 활성 영역과 이웃하는 복수의 제2 활성 영역 각각의 측벽에 연결되고, 상기 복수의 워드 라인 중 이웃하는 2 개의 워드 라인 사이에 각각 배치되는 복수의 콘택 패드;을 포함할 수 있다.
일부 실시예에 있어서, 상기 복수의 콘택 패드에 연결되는 복수의 베리드 콘택;을 포함하는 것을 특징으로 하는 반도체 소자일 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자는, 콘택 패드를 구비함으로써 베리드 콘택과 활성 영역간에 넓은 접촉 면적을 확보함으로써 우수한 전기적 특성을 제공할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 개략적인 평면 레이아웃이다.
도 2 내지 도 5는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들의 요부의 단면도이다.
도 6a 내지 도 6m은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6n은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 7a 및 도 7b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 8a 내지 도 8d는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 9a 내지 도 9d는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 10은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템이다.
도 11은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드이다.
첨부 도면에 나타난 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안 된다. 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 안되며, 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다. 도면에서의 다양한 요소와 영역은 개략적으로 그려졌으므로, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, “포함한다” 또는 “갖는다” 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
이하의 도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 도면은 발명의 기술적 사상에 따른 반도체 소자의 실시예를 요부로 나타낸 것이다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100)의 개략적인 평면 레이아웃이다.
도 1을 참조하면, 반도체 소자(100)는 반도체 기판(10)에 형성된 복수의 활성 영역(AC)을 포함한다. 상기 복수의 활성 영역(AC)은 소자 분리막에 의해 형성될 수 있으며, 상호 이격된 아일랜드 형상을 가질 수 있다. 복수의 비트 라인(BL)은 상기 활성 영역(AC) 중 선택되는 복수의 제1 활성 영역(AC1)과 교차하고 제1 방향 (도 1에서 Y 방향)으로 연장되어 있다. 복수의 워드 라인(WL)은 상기 복수의 활성 영역(AC)과 교차하여 제1 방향과는 다른 제2 방향 (도 1에서 X 방향)을 따라 연장되어 있다. 또한 상기 제1 활성 영역(AC1)과 상기 제2 방향으로 이웃한 복수의 제2 활성 영역(AC2)이 있다. 상기 제2 활성 영역(AC2) 각각의 측벽에 연결되고, 상기 복수의 워드 라인(WL) 중 이웃하는 2개의 워드 라인(WL) 사이에 각각 배치되는 복수의 콘택 패드(20)들이 형성된다.
일부 실시예에 있어서, 상기 복수의 비트 라인(BL)은 상호 평행하게 연장될 수 있다. 또한, 상기 복수의 워드 라인(WL)은 상호 평행하게 연장될 수 있다.
일부 실시예에 있어서, 상기 제1 방향은 도 1에서 Y방향이고, 상기 제2 방향은 X방향이어서 서로 직교할 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 상기 제2 방향은 상기 제1 방향과 교차하는 다른 방향일 수 있다.
복수의 다이렉트 콘택(direct contact)(DC)은 상기 비트 라인(BL)을 상기 제1 활성 영역(AC1)에 연결시킬 수 있다. 복수의 베리드 콘택(buried contact)(BC)은 상기 제2 활성 영역(AC2)과 연결된 상기 콘택 패드(20)와 연결된다. 도 1에서는 도시되어 있지 않으나, 상기 콘택 패드(20)와 상기 제1 활성 영역(AC1)의 사이에는 절연성 구성이 있어서, 상호간에 전기적으로 절연되어 있다.
일부 실시예에 있어서, 상기 베리드 콘택(BC)은 상기 제1 방향 및 제2 방향을 따라 일렬로 배열될 수 있다. 일부 실시예에 있어서, 상기 베리드 콘택(BC)은 제2 방향을 따라 등간격으로 배치될 수 있다. 일부 실시예에 있어서, 상기 베리드 콘택(BC)은 커패시터의 하부 전극을 제2 활성 영역(AC2)에 전기적으로 연결시킬 수 있다. 따라서, 제2 활성 영역(AC2), 상기 제2 활성 영역(AC2)과 연결된 콘택 패드(20), 상기 콘택 패드(20)에 연결된 베리드 콘택(BC), 및 상기 베리드 콘택(BC)과 연결된 커패시터 하부 전극이 전기적으로 연결될 수 있다.
도 2 내지 도 5 및 도 6a 내지 도 9d는 도 1의 A-A’선 단면에 대응하는 부분의 일부 구성의 단면도이다. 도 2 내지 도 9d에 있어서, 동일한 부재에는 동일한 참조 부호를 사용한다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(500) 의 요부의 단면도이다.
도 2를 참조하면, 반도체 기판(101)은 소자 분리막(112)로 정의되는 복수의 활성 영역(110)을 가진다. 상기 활성 영역(110)은 등간격으로 배치될 수 있다. 상기 반도체 기판(101) 상에 제1 절연막(120) 및 제2 절연막(122)이 형성될 수 있다.
일부 실시예에 있어서, 상기 반도체 기판(101)은 Si (silicon), 예를 들면 결정질 Si, 다결정질 Si, 또는 비정질 Si을 포함할 수 있다. 일부 실시예에 있어서, 상기 반도체 기판(101)은 Ge (germanium), 또는 SiGe (silicon germanium), SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 또는 InP (indium phosphide)와 같은 반도체 물질을 포함할 수 있다. 일부 실시예에 있어서, 상기 반도체 기판(101)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
일부 실시예에 있어서, 상기 소자 분리막(112)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 소자 분리막(112)은 1 종류의 절연막으로 이루어지는 단일층, 또는 적어도 3 종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수 있다. 일부 실시예에 있어서, 상기 제1 절연막(120)은 산화막으로 이루어지고 제2 절연막(122)은 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예에 있어서, 상기 절연막은 하나만 형성될 수도 있다.
상기 활성 영역(110) 중 선택된 제1 활성 영역(110A)은, 상기 반도체 기판(101)의 레벨보다 낮은 레벨에서 제1 비트 라인 적층 구조물(160A, 136B, 152B)과 연결되어 있다. 일부 실시예에 있어서, 상기 제1 비트 라인 적층 구조물(160A, 136B, 152B)은 제1 비트라인(160A), 캡핑층(136B), 및 절연막(152B)로 구성될 수 있다. 상기 제1 비트 라인(160A)은 다이렉트 콘택(DC), 제3 도전층(132B), 및 제4 도전층(134B)로 구성될 수 있다.
상기 제1 비트 라인 적층 구조물(160A, 136B, 152B)의 양 쪽에는 상기 반도체 기판(101)상에 형성된 제2 비트 라인 적층 구조물(160B, 136B, 152B)이 있다. 상기 제2 비트 라인 적층 구조물(160B, 136B, 152B)은 제2 비트라인(160B), 캡핑층(136B), 및 절연막(152B)로 구성될 수 있다. 상기 제2 비트라인(160)은 제1 도전층(126B), 제3 도전층(132B), 및 제4 도전층(134B)로 구성될 수 있다.
일부 실시예에 있어서, 상기 제1 도전층(126B)은 도핑된 폴리실리콘으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예에 있어서, 상기 제3 도전층(132B) 및 제4 도전층(134B)은 각각 TiN, TiSiN, W, 텅스텐 실리사이드, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예에 있어서, 상기 제3 도전층(132B)은 TiSiN을 포함하고, 상기 제4 도전층(134B)은 W을 포함할 수 있다. 상기 캡핑층(136B)은 실리콘 질화막으로 이루어질 수 있다. 일부 실시예에 있어서, 상기 절연막(152B)은 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 제1, 2 비트 라인 적층 구조물의 측벽은 절연라이너(156) 및 절연 스페이서(S1, S2)로 덮일 수 있다. 일부 실시예에 있어서, 상기 절연 스페이서(S1, S2)는 단일층, 이중층 또는 삼중층으로 이루어질 수도 있다. 본 발명의 기술적 사상에 의하면, 상기 절연 스페이서(S1, S2)는 상기 설명한 바에 한정되는 것은 아니다. 상기 절연 스페이서(S1, S2)는 상기 제1 비트 라인 적층 구조물(160A, 136B, 152B)의 측벽에 형성된 절연라이너(156)를 덮고 상기 반도체 기판(101)의 상면(102)보다 낮은 레벨로 연장될 수 있다. 일부 실시예에 있어서, 상기 절연 라이너(156)는 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예에 있어서, 상기 절연 스페이서(S1, S2)는 실리콘 산화막, 실리콘 질화막, 에어, 또는 이들의 조합으로 이루어질 수 있다.
상기 제1 활성 영역(110A)과 양 쪽으로 이웃하는 곳에 제2 활성 영역(110B)이 있다. 상기 제2 활성 영역(110B)의 측벽에는 콘택 패드(130D)와 연결된 베리드 콘택(200)이 형성된다.
일부 실시예에 있어서, 상기 콘택 패드(130D)의 상면의 레벨은 상기 반도체 기판(101) 상면(102)의 레벨보다 낮을 수 있다. 일부 실시예에 있어서, 상기 베리드 콘택(200)은 상기 반도체 기판(101)의 상면(102) 보다 낮은 레벨까지 상기 반도체 기판(101) 내부로 연장되어 있고, 상기 반도체 기판(101)의 상면(102)보다 낮은 레벨에서 상기 콘택 패드(130D)에 연결될 수 있다. 일부 실시예에 있어서, 상기 콘택 패드(130D)는 상기 절연 스페이서(S1, S2)에 접촉할 수 있다.
일부 실시예에 있어서, 상기 콘택 패드(130D)는 에피택셜 성장된 반도체층을 포함할 수 있다. 예를 들어, 상기 콘택 패드(130D)는 단결정 실리콘, 단결정 게르마늄, 단결정 실리콘-게르마늄 등을 사용하여 형성할 수 있다. 일부 실시예에 있어서, 상기 콘택 패드(130D)는 탄소 도핑된 도전층을 포함할 수 있다. 예를 들어, 상기 콘택 패드(130D)는 탄소가 도핑된 폴리실리콘을 포함할 수 있다. 탄소가 도핑된 도전층은 이 후 다이렉트 콘택(DC)을 이루는 물질, 예를 들면 N타입 도너의 확산(diffusion)을 막는 역할을 할 수 있다. 일부 실시예에 있어서, 상기 콘택 패드(130D)는 불순물이 도핑된 다결정 반도체층을 포함할 수 있다. 예를 들어, 상기 콘택 패드(130D)는 불순물이 도핑된 폴리실리콘층을 포함할 수 있다. 일부 실시예에 있어서, 상기 콘택 패드(130D)는 금속을 포함할 수 있다. 예를 들어, 상기 콘택 패드(130D)는 Al, Cu, 또는 W을 포함할 수 있다.
상기 베리드 콘택(200)과 상기 제2 활성 영역(110B) 사이, 및 베리드 콘택(200)과 상기 콘택 패드(130D) 사이에 금속 실리사이드막(161)이 형성될 수 있다. 일부 실시예에 있어서, 상기 금속 실리사이드막(161)은 코발트 실리사이드로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 상기 금속 실리사이드막(161)은 상기 예시된 물질에 한정되는 것은 아니며, 다양한 종류의 금속 실리사이드 중에서 선택되는 물질로 이루어질 수 있다. 일부 실시예에 있어서, 상기 금속 실리사이드막(161)은 생략 가능하다.
일부 실시예에 있어서, 상기 베리드 콘택(200)은 커패시터(DS)의 하부 전극(192)에 연결될 수 있다. 상기 커패시터(DS)는 각각 하부 전극(192), 유전막(193) 및 상부 전극(194)을 포함할 수 있다. 따라서, 제2 활성 영역(110B)은 상기 제2 활성 영역(110B)의 측벽에 연결된 콘택 패드(130D), 상기 콘택 패드(130D)상의 금속 실리사이드(161), 상기 금속 실리사이드(161)와 연결된 베리드 콘택(200)를 통해 커패시터 하부전극(192)에 전기적으로 연결될 수 있다.
도 3는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(600) 의 요부의 단면도이다. 이하의 도 3 내지 도 9d에 있어서, 도 2에서와 동일한 참조 부호는 동일 부재를 나타낸다.
도 3을 참조하면, 반도체 소자(600)는 베리드 콘택(220) 하부에 제2 콘택 패드(210)를 포함할 수 있다. 상기 베리드 콘택(220) 하부에는 제2 콘택 패드(210)를 형성하기 위해 제공된 리세스(211)가 있다. 절연 스페이서(S1, S2)는 절연라이너(156), 제1 절연막(120), 및 제2 절연막(122)과 식각 선택비를 다르게 갖는 물질을 포함할 수 있다. 따라서 상기 절연라이너(156), 상기 제1 절연막(120), 및 상기 제2 절연막(122)가 등방적으로 식각되어 상기 리세스(211)를 형성하는 동안, 상기 절연 스페이서(S1, S2)는 식각되지 않을 수 있다. 상기 반도체 소자(600)는, 상기 리세스(211)의 측벽에 상기 제2 콘택 패드(210)가 접하고, 상기 제2 콘택 패드(210)에 연결된 베리드 콘택(220)을 더 포함할 수 있다. 상기 제2 콘택 패드(210)는 도전층으로 이뤄질 수 있다.
일부 실시예에 있어서, 상기 제2 콘택 패드(210)는 제2 활성 영역(110B)의 측벽에 형성된 제1 콘택 패드(130D)와 연결될 수 있다. 일부 실시예에 있어서, 상기 제2 콘택 패드(210)와 베리드 콘택(220)의 물질이 동일할 수 있다. 일부 실시예에 있어서, 상기 베리드 콘택(220)이 상기 리세스(211)의 내벽에 연결될 수 있다. 일부 실시예에 있어서, 상기 베리드 콘택(220)는 커패시터(DS)의 하부 전극(192)에 연결될 수 있다.
따라서, 상기 제2 활성 영역(110B)은 상기 제2 활성 영역(110B)의 측벽에 연결된 제1 콘택 패드(130D), 상기 제1 콘택 패드(130D)상의 금속 실리사이드(161), 상기 금속 실리사이드(161)와 연결된 제2 콘택 패드(210), 상기 제2 콘택 패드(210)와 연결된 베리드 콘택(220)을 통해 상기 커패시터 하부전극(192)을 따라 전기적으로 연결될 수 있다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(700) 의 요부의 단면도이다.
도 4를 참조하면, 베리드 콘택(230)에 연결된 랜딩 패드(LP)를 더 포함하는 반도체 소자(700)이다. 상기 제2 활성 영역(110B)은 상기 베리드 콘택(230)과 직접 연결되거나, 제2 활성 영역(110B)의 측벽에 형성된 콘택패드(130D)를 통해 간접적으로 상기 베이드 콘택(230)과 연결될 수 있다. 상기 베리드 콘택(230)상에는 금속 실리사이드막(163)이 형성된다. 상기 베리드 콘택(230)의 상면과, 절연라이너(156)와 절연 스페이서(S1, S2)의 상면 및 측벽과, 제1, 2 비트 라인 적층 구조물의 상면에는 배리어막(164B)이 형성된다. 상기 배리어막(164B) 상면은 도전층(166B)으로 덮힌다. 상기 배리어막(164B) 및 상기 도전층(166B)은 상기 베리드 콘택(230)이 각각의 커패시터 하부전극(192)과 연결될 수 있도록 복수의 랜딩 패드(LP)를 구성할 수 있다. 상기 랜딩 패드(LP) 측벽은 절연 박막(168)으로 덮여있고, 상기 랜딩 패드(LP) 사이의 공간은 절연막(169)으로 채워져 있다.
따라서, 상기 제2 활성 영역(110B)은 상기 제2 활성 영역(110B)의 측벽에 연결된 콘택 패드(130D), 상기 콘택 패드(130D)상의 금속 실리사이드(161), 상기 금속 실리사이드(161)와 연결된 베리드 콘택(230), 상기 베리드 콘택(230)과 연결된 금속 실리사이드막(163), 및 상기 금속 실리사이드막(163)에 연결된 랜딩 패드(LP)를 통해 상기 커패시터 하부 전극(192)에 전기적으로 연결될 수 있다.
일부 실시예에 있어서, 상기 금속 실리사이드막(163) 은 코발트 실리사이드로 이루어질 수 있다. 일부 실시예에 있어서, 상기 금속 실리사이드막(163)은 생략될 수 있다. 일부 실시예에 있어서, 상기 배리어막(164B)은 Ti/TiN 적층 구조로 이루어질 수 있다. 일부 실시예에 있어서, 상기 도전층(166B)은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예에 있어서, 상기 랜딩 패드(LP)는 서로 이격되어 있는 아일랜드 형상을 가질 수 있다. 상기 절연 박막(168B)은 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 5는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(800) 의 요부의 단면도이다.
도 5를 참조하면, 도 4에서 설명한 반도체 소자(700)에 있어서, 랜딩 패드(LP)와 베리드 콘택(240)이 동시에 형성되어, 랜딩 패드(LP)와 베리드 콘택(240)이 일체되어 있는 반도체 소자(800)이다.
상기 베리드 콘택(240)과 상기 랜딩 패드(LP) 측벽은 절연 박막(168)으로 덮여있고, 상기 랜딩 패드(LP) 사이의 공간은 절연막(169)으로 채워져 있다. 상기 랜딩 패드(LP)는 상기 베리드 콘택(240)와 연결되어 있으며, 상기 랜딩 패드(LP)와 상기 베리드 콘택(240)은 동일한 물질로 이루어져 있다. 따라서, 상기 반도체 소자(800)의 제2 활성 영역(110B)은, 상기 제2 활성 영역(110B)의 측벽에 연결된 콘택 패드(130D), 상기 콘택 패드(130D) 및 상기 제2 활성 영역(110B)상의 금속 실리사이드(161), 상기 금속 실리사이드(161)와 연결된 베리드 콘택(240), 상기 베리드 콘택(240)과 일체로 연결된 랜딩 패드(LP)를 통해 커패시터 하부 전극(192)으로 전기적으로 연결될 수 있다.
일부 실시예에 있어서, 상기 베리드 콘택(240) 및 상기 랜딩 패드(LP)은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다.
도 6a 내지 도 6m 은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(500)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6a를 참조하면, 반도체 기판(101)은 소자 분리막(112)에 의해 정의되는 복수의 활성 영역(110)을 포함한다. 상기 반도체 기판(101) 상에 제1 절연막(120) 및 제2 절연막(122)을 차례로 형성할 수 있다. 상기 제1 절연막(120) 및 상기 제2 절연막(122)이 형성된 상기 반도체 기판(101) 상에 제1 도전층(126)을 형성한다. 상기 반도체 기판(101)의 상면(102)은 상기 제1 절연막(120)의 저면과 접해있다.
도 6b를 참조하면, 도 6a의 제1 도전층(126) 위에 마스크 패턴(128)을 형성한다. 상기 마스크 패턴(128)은 도 6a의 상기 제1 도전층(126)을 일부 노출시키는 개구가 형성되어 있다. 상기 마스크 패턴(128)의 개구를 통해 노출되는 도 6a의 상기 제1 도전층(126), 상기 제1, 2 절연막(120, 122) 및 상기 반도체 기판(101)을 식각한다. 그 결과 상기 반도체 기판(101)의 제1 활성 영역(110A)을 노출시키는 다이렉트 콘택홀(DCH)이 형성된다. 또한 상기 다이렉트 콘택홀(DCH)을 한정하는 패턴이 형성된 제1 도전층(126A), 상기 제1, 2 절연막(120, 122)이 형성된다.
일부 실시예들에서, 상기 마스크 패턴(128)을 형성하는 과정은 포토 리소그래피 공정에 의할 수 있다.
도 6c를 참조하면, 상기 다이렉트 콘택홀(DCH)이 형성된 제1 활성 영역(110A)과 이웃하는 양 쪽의 제2 활성 영역(110B) 의 측벽이 노출될 때까지 상기 다이렉트 콘택홀(DCH)과 접하는 소자 분리막을 더 식각하여 리세스(129)를 형성한다.
도 6d를 참조하면, 리세스(129) 및 다이렉트 콘택홀(DCH)이 채워지도록 도전층(130A)을 형성한다. 일부 실시예에 있어서, 상기 도전층(130A)은 상기 리세스(129) 및 상기 다이렉트 콘택홀(DCH)의 저면에 얇게 증착시킨 도전층을 시드층(seed layer)으로 하여 선택적 에피택셜 성장(selective epitaxial growth, SEG) 공정을 수행하여 형성할 수 있다. 이에 따라, 상기 도전층(128)은 반도체 기판(101) 과 동일한 결정 방향을 갖는 에피택셜 반도체층을 포함할 수 있다. 일부 실시예에 있어서, 상기 도전층(130A)을 형성하기 위하여 화학 기상 증착 공정, 저압 화학 기상 증착 공정 또는 원자층 증착 공정을 수행할 수 있다. 이에 따라, 단결정 반도체층, 다결정 반도체층, 불순물이 도핑된 반도체층 및 금속층이 증착될 수 있다.
도 6e를 참조하면, 도 6d의 상기 도전층(130A) 중 상기 리세스(129)에 채워진 부분만이 남도록 상기 마스크 패턴(128)에 따라 도 6d의 상기 도전층(130A)을 식각한다. 그 결과 상기 리세스(129)에 채워진 도 6d의 상기 도전층(130A)은 콘택 패드(130B)를 형성한다. 상기 콘택 패드(130B)의 측벽은 제2 활성 영역(110B)와 접하고 있다. 상기 콘택 패드(130B)를 형성하기 위하여 도 6d의 상기 도전층(130A)를 식각하는 과정에서, 상기 다이렉트 콘택홀(DCH)의 저면이 하부로 더 식각되어 상기 리세스(129)의 저면보다 낮은 레벨에 형성될 수 있다.
도 6f를 참조하면, 상기 다이렉트 콘택홀(DCH)의 내부에 상기 다이렉트 콘택홀(DCH)을 채우기에 충분한 두께의 제2 도전층(131)을 형성한다.
도 6g를 참조하면, 도 6f의 제2 도전층(131)이 상기 다이렉트 콘택홀(DCH) 내부에만 남도록 상기 마스크 패턴(128)과 상기 제2 도전층(131)의 전면을 제거하여, 상기 다이렉트 콘택홀(DCH) 내부에 남아 있는 도 6f의 제2 도전층(131)으로 이루어지는 다이렉트 콘택(DC)을 형성한다. 상기 제1 도전층(126A)과 상기 다이렉트 콘택(DC)이 형성된 결과물 상면에 제3 도전층(132A), 제4 도전층(134A), 캡핑층(136A) 및 절연막(152A)을 차례로 형성한다.
도 6h를 참조하면, 포토리소그래피 공정을 이용하여 도 6g의 상기 절연막(152A) 및 캡핑층(136A)을 패터닝한다. 그 결과, 복수의 비트 라인을 형성하기 위한 식각 마스크로 사용될 마스크 패턴(152B) 및 캡핑 패턴(136B) 이 형성된다. 일부 실시예에 있어서, 상기 마스크 패턴(152B)의 개구된 영역은 도 6g의 다이렉트 콘택(DC) 영역을 포함할 수 있다. 상기 마스크 패턴(152B), 캡핑 패턴(136B)을 식각 마스크로 이용하여 하부 구조물 중 일부를 식각하여, 복수의 비트 라인(160)을 형성한다.
보다 구체적으로 설명하면, 상기 마스크 패턴(152B) 및 캡핑 패턴(136B)을 식각 마스크로 이용하여, 도 6g의 제1 도전층(126A), 제3 도전층(132A) 및 제4 도전층(134A)의 노출된 부분을 식각하여, 제1 도전 패턴(126B) 또는 다이렉트 콘택(DC)과, 제3 도전 패턴(132B)과, 제4 도전 패턴(134B)으로 이루어지는 제1, 2 비트 라인(160A, 160B)을 형성한다. 상기 제1, 2 비트 라인(160A, 160B)은 다이렉트 콘택(DC)을 통해 반도체 기판(101)의 제1 활성 영역(110A)에 연결될 수 있다.
이 때에, 상기 마스크 패턴(152B)의 개구된 영역이 도 6g의 다이렉트 콘택(DC)이 형성된 영역을 일부 포함하는 경우, 제1, 2 비트라인(160A, 160B)을 형성하기 위한 상기 식각 공정에 의해 다이렉트 콘택(DC)이 형성된 영역은 반도체 기판(101)의 상면(102)의 레벨보다 낮은 레벨까지 식각될 수 있다. 이에 따라, 상기 도 6g의 상기 다이렉트 콘택(DC)의 양측벽 일부와, 상기 제1 활성 영역(110A)의 일부와, 소자 분리막(112)의 일부와, 도 6g의 콘택 패드(130B)의 일부가 식각된다. 그 결과, 콘택 패드(130C)는 상기 제1 활성 영역(110A)과는 분리되고, 상기 제2 활성 영역(110B) 및 소자분리막(112)에만 연결된다.
도 6i를 참조하면, 상기 제1, 2 비트 라인(160A, 160B), 상기 캡핑층(136B), 및 상기 마스크 패턴(152B)이 형성된 결과물 상면에 절연 라이너(156)를 형성한다. 일부 실시예에 있어서, 이 때에, 상기 마스크 패턴(152B)의 개구된 영역이 도 6g의 다이렉트 콘택(DC)이 형성된 영역을 일부 포함하는 경우, 다이렉트 콘택(DC)이 형성된 영역은 반도체 기판(101)의 상면(102)의 레벨보다 낮은 레벨까지 식각될 수 있다. 그 결과, 상기 절연 라이너(156)는 상기 반도체 기판(101)의 상면(102)의 레벨보다 낮은 레벨의 다이렉트 콘택(DC), 제1 활성 영역(110A), 소자 분리막(112), 및 콘택 패드(130C)의 내벽에도 형성될 수 있다.
도 6j를 참조하면, 상기 제1, 2 비트 라인(160A, 160B), 상기 캡핑층(136B), 및 상기 마스크 패턴(152B)을 포함하는 제1, 2 비트 라인 적층 구조물, 및 절연 라이너(156)를 덮는 복수의 절연 스페이서(S1, S2)를 형성한다. 일부 실시예에 있어서, 상기 절연 스페이서(S1, S2)는 단일층, 이중층, 삼중층으로 형성될 수 있다. 다만 본 발명의 기술적 사상은 이에 한정되지 않는다.
도 6k를 참조하면, 상기 제1, 2 비트 라인(160A, 160B), 캡핑층(136B), 및 마스크 패턴(152B)을 포함하는 제1, 2 비트 라인 적층 구조물 각각의 사이의 공간에, 베리드 콘택을 형성하기 위한 복수의 베리드 콘택홀(BCH)을 형성한다. 구체적으로, 상기 제1, 2 비트 라인 적층 구조물 각각의 사이의 공간에 베리드 콘택을 한정하는 복수의 절연 패턴을 형성하고, 도 6j의 결과물을 식각한다. 그 결과, 상기 베리드 콘택홀(BCH)을 통해 상기 반도체 기판(101)의 활성 영역(110)을 노출시킨다. 상기 식각에 의하여 도 6j의 콘택 패드(130C)의 상면이나 측면이 일부 식각된 콘택 패드(130D)가 형성될 수 있다. 이에 의해 상기 콘택 패드(130D)는 반도체 기판(101)의 상면(102)의 레벨보다 낮은 레벨의 상면을 가질 수도 있다.
도 6l를 참조하면, 도 6k의 복수의 베리드 콘택홀(BCH) 내부를 도전성 물질로 채워 제2 활성 영역(110B)에 각각 연결되는 베리드 콘택(200)을 형성할 수 있다. 그 결과 상기 베리드 콘택(200)은 제2 활성 영역(110B)과 연결된다. 일부 실시예에 있어서, 상기 베리드 콘택(200)과 접하는 제2 활성 영역(110B) 및 콘택 패드(130D)의 표면에 금속 실리사이드막(161)이 형성될 수 있다. 상기 금속 실리사이드막(161)은 생략 가능하다. 상기 도전성 물질은 상기 제1, 2 비트 라인(160A, 160B), 캡핑층(136B), 및 마스크 패턴(152B)의 상면을 덮을 수 있다. 이 경우 각각의 베리드 콘택(200)의 노드가 분리되도록 에치백 또는 CMP를 이용하여 결과물 전면을 일부 제거한다.
도 6m을 참조하면, 베리드 콘택(200)의 상면과 연결되는 하부 전극(192)을 가지는 커패시터(DS)를 형성할 수 있다. 상기 커패시터(DS)는 하부 전극(192), 유전막(193) 및 상부 전극(194)을 포함할 수 있다.
일부 실시예에 있어서, 도 6a 내지 도 6m의 공정을 동일하게 수행하되, 도 6d 대신 도 6n의 공정을 수행하여 도 6e의 콘택 패드(130B)와 동일한 구조를 형성할 수 있다.
도 6n를 참조하면, 도 6d의 결과물에 리세스(129)의 내부만 채우고 다이렉트 콘택홀(DCH)은 그 저면 및 측벽의 일부만 덮이는 정도로 도전층(133)을 형성할 수 있다. 그 후, 후속 공정은 상기 도 6e 내지 도 6m의 공정과 동일하다. 즉 도 6n의 상기 도전층(133) 중 상기 리세스(129)에 채워진 부분만이 남도록 마스크 패턴(128)을 이용하여 식각을 한다. 그 결과 상기 리세스(129)에 채워진 도 6n의 상기 도전층(133)은 콘택 패드(130B)를 형성할 수 있다.
일부 실시예에 있어서, 도 6a 내지 도 6m의 공정을 동일하게 수행하되, 중간의 도 6e 및 도 6f의 공정을 생략하고 상기 반도체 소자(500)를 형성할 수 있다. 즉 반도체 소자(500)은 도 6a, 도 6b, 도 6c, 도 6d, 도 6g, 도 6h, 도 6i, 도 6j, 도 6k, 도 6l, 및 도 6m단계로 형성될 수 있다.
이러한 단계에 의한 반도체 소자(500)은, 다시 도 6g를 참조하면, 다이렉트 콘택(DC)과 콘택 패드(130B)가 동일한 물질로 구성된다. 도 6g 이 후의 후속 공정은 상술한 도 6g 내지 도 6m의 공정과 동일하다.
도 7a 내지 도 7b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(600)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 6a 내지 도 6m의 공정을 수행하되, 도 6k과 도 6l 공정 사이에 도 7a공정을 더 수행하여 형성되는 반도체 소자(600)가 있을 수 있다.
도 7a를 참조하면, 상기 베리드 콘택홀(BCH)의 하부를 식각하여 리세스(211)를 형성할 수 있다. 상기 리세스(211) 및 상기 베리드 콘택홀(BCH) 하부에 도전성 물질을 채워서 제2 콘택 패드(210)를 형성할 수 있다.
도 7b를 참조하면, 상술한 도 7a 및 후속공정 도 6l 내지 도 6m을 거쳐 형성된 반도체 소자(600)를 나타낸 것이다.
도 7a 이후의 후속 공정은 상기 도 6l 내지 도 6m의 공정과 동일하다. 다만, 도 6l 내지 도 6m의 콘택 패드(130D)를 도 7a의 제2 콘택 패드(210)와 구별하기 위하여 제1 콘택 패드(130D)로 지칭하도록 한다. 또한, 도 6l 내지 도 6m에서는 베리드 콘택(200)의 하부에 상기 제2 콘택 패드(210)가 도시되지 않았으나, 상기 제2 콘택 패드(210)가 형성된 것으로 보고 후속 공정을 참조하도록 한다. 즉, 제2 콘택 패드(210)가 형성된 상기 베리드 콘택홀(BCH) 내부에 도전성 물질을 채워 상기 제2 콘택 패드(210)와 연결된 베리드 콘택(220)을 형성한다.
이에 따라, 반도체 소자(600)는 상기 제2 활성 영역(110B)과 연결된 제1 콘택 패드(130D), 상기 제1 콘택 패드(130D)와 연결된 상기 제2 콘택 패드(210), 상기 제2 콘택 패드(210)와 연결된 상기 베리드 콘택(200)으로 전기적으로 연결될 수 있다.
일부 실시예에 있어서, 상기 제2 콘택 패드(210)와 상기 베리드 콘택(220)은 동일한 물질일 수 있다. 상기 베리드 콘택(220) 상면에 연결된 커패시터(DS)는 각각 하부 전극(192), 유전막(193) 및 상부 전극(194)을 포함할 수 있다.
도 8a 내지 도 8d는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(700)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 6a 내지 도 6k의 공정을 동일하게 수행하되, 이 후 도 8a 내지 도 8d의 후속 공정을 더 수행하여 형성되는 반도체 소자(700)이다.
도 8a를 참조하면, 도 6k의 베리드 콘택홀(BCH)의 하측 일부에 도전층을 채워 제2 활성 영역(110B)에 연결되는 베리드 콘택(230)을 형성할 수 있다. 상기 베리드 콘택(230) 위에는 금속 실리사이드막(163)을 형성할 수 있다. 상기 결과물 위로 배리어막(164A) 및 도전층(166A)을 형성할 수 있다. 그 결과 상기 배리어막(164A) 및 상기 도전층(166A)이 금속 실리사이드막(163), 절연라이너(156), 절연 스페이서(S1, S2), 및 마스크 패턴(152B)을 덮을 수 있다. 상기 배리어막(164A) 및 상기 도전층(166A)의 전면은 에치백 또는 CMP로 일부 제거될 수 있다.
도 8b를 참조하면, 도 8a의 도전층(166A)의 일부를 노출시키는 마스크 패턴(도시 생략)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 도 8a의 배리어막(164A), 도전층(166A) 및 그 주위의 절연막들을 식각한다. 이에 따라, 배리어막(164B) 및 도전층(166B)으로 이루어지는 복수의 랜딩 패드(LP)를 형성할 수 있다.
도 8c를 참조하면, 복수의 랜딩 패드(LP)를 포함하는 결과물의 상부 표면에 절연 박막(168) 및, 절연막(169)을 차례로 형성한다.
그 후 상기 결과물 전면을 에치백 또는 CMP로 일부 제거하여(도시하지 않음), 복수의 랜딩 패드(LP)를 형성한다. 이에 따라, 상기 복수의 랜딩 패드(LP)는 상기 절연막(169) 및 상기 절연 박막(168)으로 둘러 싸이고, 상호 이격되게 형성된 형태를 갖는다.
도 8d를 참조하면, 랜딩 패드(LP) 위에 커패시터 하부 전극(192)을 연결하여 반도체 소자(700)을 형성할 수 있다. 상기 커패시터(DS)는 각각 하부 전극(192), 유전막(193) 및 상부 전극(194)을 포함할 수 있다.
도 9a 내지 도 9d는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(800)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 6a 내지 도 6l의 공정을 동일하게 수행하되, 이 후 도 9a 내지 도 9d의 후속 공정을 더 수행하여 형성되는 반도체 소자(800)가 있을 수 있다
도 9a를 참조하면, 도 6l과 같이 베리드 콘택홀(BCH) 내부에 도전층(230A)을 채워서, 제2 활성 영역(110B)에 연결되는 복수의 베리드 콘택(240)를 형성할 수 있다.
도 9b를 참조하면, 도 9a의 도전층(230A)위에 도 9a의 상기 도전층(230A)의 일부를 노출시키는 마스크 패턴(도시 생략)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 도 9a의 상기 도전층(230A) 및 그 주위의 절연막들을 식각하여, 상기 마스크 패턴에 따른 식각에 의해 남은 도전층(230B)으로 이루어지는 복수의 랜딩 패드(LP)를 형성할 수 있다.
도 9c를 참조하면, 복수의 랜딩 패드(LP)를 포함하는 결과물의 상부 표면에 절연 박막(168)을 형성한다. 상기 절연 박막(168) 위에 절연막(169)을 형성하고, 결과물 전면을 에치백 또는 CMP로 일부 제거하여 상기 도전성 랜딩 패드(LP)를 노출시킨다. 이에 따라, 상기 복수의 랜딩 패드(LP)는 상기 절연막(169) 및 상기 절연 박막(168)으로 둘러 싸이고, 상호 이격되게 형성된 형태를 갖는다.
상기 도전성 랜딩 패드(LP)는 상기 베리드 콘택(240)과 연결되고, 상기 베리드 콘택(240)은 상기 콘택 패드(130D)에 연결되고, 상기 콘택 패드(130D)는 제2 활성 영역(110B)과 전기적으로 연결될 수 있다.
도 9d를 참조하면, 도전성 랜딩 패드(LP) 위에 커패시터 하부 전극(192)을 연결하여 반도체 소자(800)를 형성할 수 있다. 상기 커패시터(DS)는 각각 하부 전극(192), 유전막(193) 및 상부 전극(194)을 포함할 수 있다.
도 10은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템(1000)이다.
도 10을 참조하면, 시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)를 포함한다. 상기 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 본 발명의 기술적 사상에 의한 핀형 전계 효과 트랜지스터를 구비하는 반도체 소자를 포함한다. 예를 들면, 상기 기억 장치(1030)는 도 1 내지 도 9d에 예시한 반도체 소자(100, 500, 600, 700, 800) 중 적어도 하나의 반도체 소자를 포함할 수 있다.
인터페이스(1040)는 상기 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다. 상기 시스템(1000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 11은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드(1100)이다.
도 11을 참조하면, 메모리 카드(1100)는 기억 장치(1110) 및 메모리 제어기(1120)를 포함한다. 기억 장치(1110)는 데이터를 저장할 수 있다. 일부 실시예에 있어서, 상기 기억 장치(1110)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 기억 장치(1110)는 도 1 내지 도 9d에 예시한 반도체 소자(100, 500, 600, 700, 800) 중 적어도 하나의 반도체 소자를 포함할 수 있다.
메모리 제어기(1120)는 호스트(1130)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(1110)에 저장된 데이터를 읽거나, 기억 장치(1110)의 데이터를 저장할 수 있다. 메모리 제어기(1120)는 도 1 내지 도 9d에 예시한 반도체 소자(100, 500, 600, 700, 800) 중 적어도 하나의 반도체 소자를 포함할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
AC1: 제1 활성 영역, AC2: 제2 활성 영역, 20: 콘택 패드, BC: 베리드 콘택, 110A: 제1 활성 영역, 110B: 제2 활성 영역, 130D: 콘택 패드, 200: 베리드 콘택, 211: 리세스, 210: 제2 콘택 패드, 220: 베리드 콘택, 230: 베리드 콘택, LP: 랜딩 패드, 240: 베리드 콘택

Claims (10)

  1. 복수의 활성 영역을 포함하는 반도체 기판;
    상기 복수의 활성 영역과 교차하는 비트 라인;
    상기 복수의 활성 영역 중에서 선택되는 제1 활성 영역과 상기 비트 라인을 연결하는 다이렉트 콘택;
    상기 비트 라인의 측벽을 덮고 상기 반도체 기판의 상면보다 낮은 레벨로 연장되는 절연 스페이서;
    상기 복수의 활성 영역 중 상기 제1 활성 영역과 이웃하는 제2 활성 영역의 측벽에 연결된 콘택 패드;
    상기 절연 스페이서 및 상기 콘택 패드를 노출시키는 콘택홀을 한정하는 제1 절연 패턴;
    상기 콘택 패드에 연결되고 상기 콘택홀 내부를 채우는 복수의 베리드 콘택;을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1 항에 있어서, 상기 비트 라인의 상부에 상기 콘택홀과 연통되는 랜딩 패드홀을 한정하는 제2 절연 패턴; 및 상기 베리드 콘택과 연결되고 상기 비트 라인과 수직으로 오버랩되도록 상기 랜딩 패드 홀 내에 형성되어 있는 랜딩 패드;를 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서, 상기 베리드 콘택에 연결되어 있는 커패시터 하부 전극을 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서, 상기 콘택 패드는 에피택셜 반도체층을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서, 상기 콘택 패드는 다결정 반도체층을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서, 상기 콘택 패드는 탄소 도핑된 도전성 물질을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제1 항에 있어서, 상기 콘택홀에 연통되고 상기 콘택 패드를 노출시키는 리세스를 더 포함하고, 상기 베리드 콘택이 상기 리세스의 내벽에 연결되는 것을 특징으로 하는 반도체 소자.
  8. 제7 항에 있어서, 상기 리세스의 내벽에 접촉하는 제2 콘택 패드를 더 포함하고, 상기 베리드 콘택이 상기 제2 콘택 패드에 연결되는 것을 특징으로 하는 반도체 소자.
  9. 복수의 활성 영역을 포함하는 반도체 기판;
    상기 복수의 활성 영역 중 선택되는 복수의 제1 활성 영역과 교차하고 제1 방향으로 연장된 복수의 비트 라인;
    상기 제1 방향과 다른 제2 방향으로 연장된 복수의 워드 라인;
    상기 제2 방향으로 복수의 제1 활성 영역과 이웃하는 복수의 제2 활성 영역 각각의 측벽에 연결되고, 상기 복수의 워드 라인 중 이웃하는 2개의 워드 라인 사이에 각각 배치되는 복수의 콘택 패드;를 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제9 항에 있어서, 상기 콘택 패드에 연결되는 베리드 콘택을 포함하는 것을 특징으로 하는 반도체 소자.
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