KR20070061565A - 변형된 채널을 갖는 이중 게이트 장치 - Google Patents

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KR20070061565A
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매리엄 지 사다카
테드 알 화이트
알렉산더 엘 바
벤카트 알 콜라군타
비히-옌 구엔
빅터 에이치 바타니안
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Abstract

반도체 장치(10)는 양호하게는 실리콘의 반도체층(16) 위에 위치하는 게이트(22)에 의해 형성된다. 예를 들면 오직 SiGe 또는 Ge의 반도체 물질(26)은 반도체층 위의 및 소스/드레인 영역 위의 인접한 게이트에 형성된다. 열 공정은 스트레서 물질을 상기 반도체층으로 확산시킨다. 측면 확산은 스트레서 물질층(30)이 변형된 채널에 바로 가까이 인접하는 변형된 채널(17)의 형성을 일으키도록 일어난다. 확장 임플란트들은 상기 스트레서 물질층의 제 1 부분으로부터 소스 및 드레인 임플란트들을 생성한다. 상기 스트레서 물질층의 제 2 부분은 상기 변형된 채널과 상기 소스 및 드레인 임플란트들 사이에 채널을 유지한다. 그러므로 이질 접합은 상기 변형된 채널에 형성된다. 다른 형태에서, 상기 변형된 채널을 형성하기 위해, 확장 임플란트들보다 상기 스트레서 물질의 산화가 일어난다.
반도체, 이질 접합, 변형된, 확산, 산화

Description

변형된 채널을 갖는 이중 게이트 장치{DOUBLE GATE DEVICE HAVING A STRAINED CHANNEL}
본 발명은 반도체에 관한 것으로, 특히 초소형 크기의 반도체 장치를 제조하는 것에 관한 것이다.
트랜지스터 구조와 같은, 반도체 장치들은 리소그래피 공정이 개선됨에 따라 더욱 작은 크기로 계속해서 줄어든다. 그러나, 100nm보다 훨씬 작은 트랜지스터 구조로 스케일링할 때 다른 문제들에 직면하게 되었다. 게다가, 100nm 및 이보다 작은 트랜지스터 크기가 사용될 때, 임플란트(implant)들은 종래의 반도체 제조 장치로 적절히 제어될 수 없다. 채널 도펀트 변동은 회로내의 장치 균일성에 역효과를 미친다. 트랜지스터가 전도성이 되는 전압인, 종래의 벌크 트랜지스터의 문턱 전압을 제어하기 위해, 채널 내의 도펀트가 사용된다. 그러나, 채널 도핑은 요구되는 다량의 채널 불순물 때문에 극도로 얇은 장치를 위한 효율적인 방법이 아니다. 그러므로, 높게 도핑된 극도로 얇은 장치는 문턱 전압 변동에 더욱더 영향을 받기 쉽다. 게다가, 높은 채널 도핑 농도는 전자 및 정공 양쪽 모두의 이동도를 저하시키며, 소스/게이트 및 드레인/게이트 접합 누설을 촉진한다.
벌크 트랜지스터 성능을 향상하는 기술은 변형된(strained) 채널을 갖는 벌 크 트랜지스터를 제공하는 것이다. 상기 장치는 트랜지스터의 채널에 변형을 두는 구조가 된다. 적절히 변형된 채널은 보다 높은 장치 구동 성능을 제공하는 전도 전류를 증가시키는 전자 및 정공 이동도 향상을 일으킨다.
변형된 채널을 갖는 트랜지스터를 형성하는 하나의 방법은, 소스 및 드레인이 형성되는 영역에 실리콘 물질을 오목하게 파고 상기 오목해진 영역에 스트레서(stressor) 물질을 성장시키는 것이다. 그러나, 얇은 몸체의 장치가 구현될 때, 상기 스트레서 물질에 대한 이용가능한 깊이는 상기 채널을 적절하게 변형하기에 부족하다. 이 기술에 관한 다른 문제는 실리콘 물질이 에치 공정으로 오목해진다는 것이다. 원하는 깊이에서 에치 공정을 정지시키는 것은 문제가 되고 변화를 받는다. 게다가, 남아있는 극도로 얇은 실리콘상에서 스트레서 물질을 재성장시키는 것은 문제가 된다. 또한, 극도로 얇은 실리콘은 스트레서 물질을 성장시키는데 요구되는 온도에서 응집될 수 있다. 게다가, 본 방법은 공지의 FINFET 구조나 임의의 얇은 몸체 트랜지스터 장치에 적용되지 않는다.
채널 내에 스트레스를 일으키는 다른 공지의 방법은 스트레서 물질로서 기판을 사용하는 것이다. 이러한 접근의 단점은 상기 스트레서 물질이 SiGe이면, Ge가 유전성의 반도체 경계면에 확산될 때 SiGe는 증가된 경계면 상태 때문에 게이트 유전성의 저하를 유발한다는 것이다. 물질 SiGe는 좁은 밴드갭을 갖는다. 그러므로, 이러한 접근의 다른 문제는 트랜지스터 채널내의 SiGe의 존재가 트랜지스터의 오프-상태 전류 누설을 증가시킨다는 것이다. 게다가, 이 방법은 FINFET 구조 또는 임의의 수직의 얇은 몸체 이중 게이트 트랜지스터에 적용할 수 없다.
그러나 트랜지스터 채널에 스트레스를 주는 다른 공지의 방법은 트랜지스터의 액티브 영역 상의 스트레스 유도층 위에서 사용하는 것이다. 그러나, 스트레서 물질은 채널로부터 너무 멀어서 상기 채널 상의 스트레서 물질의 영향은 감소된다.
본 발명은 예시의 방법으로 도시되어 있고 첨부된 도면에서 제한하고자 함은 아니며, 유사한 참조부호는 유사한 구성요소를 나타낸다.
당업자는 도면들의 구성요소가 단순화 및 명확화를 위해 도시되었고 반드시 크기변경을 하여 도시된 것은 아니라고 인지한다. 예를 들면, 도면상의 일부 구성요소의 크기는 본 발명의 실시예의 이해를 촉진하도록 돕고자 다른 구성요소에 비해 과장될 수 있다.
도 1에 도시된 것은 본 발명에 따른 반도체 장치(10)이다. 기판(12)이 제공된다. 기판(12)의 한 형태는 실리콘이다. 그러나, 임의의 반도체 물질이 사용될 수 있다. 유전층(14)이 위에 형성된다. 웨이퍼 접합 또는 산소 종 물질의 주입은 유전층(14)을 형성하기 위해 사용될 수 있다. 한 형태에서, 유전층(14)은 산화물이다. 반도체층(16)은 유전층(14) 부분 위에서 형성되고 패터닝된다. 한 형태의 반도체층(16)은 실리콘이며 반도체층(16)의 두께에 의해 나누어진 게이트 길이와 동일한 최소한 3 이상인 종횡비(aspect ratio)와 같은 두께를 갖는다. 그러므로, 반도체층(16)은 상대적으로 얇다. 인접한 반도체층(16)은 고립 영역(18)이다. 고립 영역(18)은 물질의 공핍 또는 임의의 유전성 물질일 수 있다고 이해된다. 그러므로, 한 형태에서 고립 영역(18)은 공핍된다. 게이트 유전체(20)는 반도체층(16) 위에 형성된다. 게이트(22)는 게이트 유전체(20) 위에 형성된다. 질화물과 같은 유전층(24)은 게이트(22) 및 게이트 유전체(20) 주변에서 형성된다. 유전층(24)의 성분은 게이트 유전체(20)안으로의 산소 확산을 최소화하는 물질이며 또한 열적으로 안정하다. 그러므로 질화물에 부가하여 다른 물질이 사용될 수 있다.
도 2에 도시된 것은 반도체 장치(10)의 더 진행된 공정이다. 도 2에서 반도체 물질(26)은 반도체 장치(10)의 소스/드레인 영역에서 선택적으로 증착되거나 에피텍셜하게 성장된다. 한 형태에서, 반도체 물질(26)은 SiGe 또는 심지어 순수한 Ge이고 트랜지스터 채널에서 스트레스를 일으키는 물질로서 사용될 수 있다. 또 다른 형태의 반도체 물질(26)은 탄소가 도핑된 실리콘으로서 구현될 수 있다. 탄소가 도핑된 실리콘이 구현되면, 후술하는 바와 같이 상기 결과 변형은 압축되지 않고 인장된다. 다른 반도체 물질들 또한 반도체 물질(26)로 사용될 수 있다. 반도체 물질의 선택은 또한 반도체 장치(10)의 문턱 전압 Vt에 직접적으로 영향을 준다. 다른 스트레서 물질이 사용될 수 있다는 것이 이해되어야 한다. 도시된 형태에서, 반도체 물질(26)은 선택적으로 성장된다. 다양한 두께는 반도체 물질(26)에 사용될 수 있다.
도 3에 도시된 것은 반도체 장치(10)의 더 진행된 공정이다. 특히, RTA 또는 퍼니스 어닐(furnace anneal)과 같은 열공정은 반도체 물질(26)을 반도체층(16) 내부로 확산시키기 위해 사용된다. 반도체 물질(26)은 소스에서 채널 경계면 및 드레인에서 채널 경계면으로 측면에서 확산한다. 열공정은 반도체 물질(26)을 SiGe의 확산 소스(28)로 바꾼다. 확산 소스(28)는 증착되거나 성장된 것 같은 층내의 Ge의 원래의 농도로부터 확산의 결과로 Ge의 농도를 감소시킨다. SiGe 확산 소스(28)는 낮은 Ge 농도를 갖는다. 확산 소스(28)로부터 확산은 반도체층(16)내에 있고 도 3의 화살표에 의해 나타난 바와 같이 게이트(22)의 전방 및 아래로 흩어지는 것을 주목해야 한다. Ge 확산의 결과로, 반도체층(16)은 스트레서 물질 층(30)이 된다. 채널 영역은 게이트(22) 아래에 있다. 스트레서 물질 층(30)내로의 Ge의 확산은 변형된 채널(17)의 형성을 유발한다. 변형된 채널의 수직 파선 영역은 스트레서 물질 층(30)에서 Ge의 측면 확산에 의해 형성된 변형된 채널(17) 영역을 가리킨다. 스트레서 물질 층(30)은 변형된 채널(17)에 바로 인접하므로 상기 채널상에서 큰 영향을 발휘할 수 있다.
대안적인 형태에서, 스트레서 물질 층(30)으로의 Ge의 확산은 특정 반도체 장치의 요구사항에 따라 부가적 열공정 또는 산화로 이어진다. 한 실시예에서 부가적인 공정은 균일한 물질이 스트레서 물질 층(30) 및 변형된 채널(17) 모두에 존재할 때까지 계속된다. 이 형태에서, 압축된 물질은 소스, 채널, 및 드레인의 측면에 균일하게 존재한다. 소스 및 드레인으로부터 채널을 통해 확장하는 실질적으로 균일한 압축 층은 P-채널 전도 트랜지스터에 이상적이다. 그러나 남은 도면은 이러한 부가적 공정이 구현되지 않는 구조를 도시할 것이고 다른 채널 및 소스/드레인 물질을 도시할 것이다.
도 4에 도시된 것은 반도체 장치(10)의 더 진행된 공정이다. 특히, 확장 임플란트들은 소스 및 드레인 임플란트를 생성하도록 수행된다. 확장 임플란트들은 스트레서 물질층(30) 및 확산 소스(28)내의 도펀트 형성의 결과를 낳는다. 확산 소스(28) 및 스트레서 물질층(30)으로 주입된 도펀트들은 상기 두 층 모두에서 소스 및 드레인 확장을 형성하도록 가열 냉각된다.
도 5에 도시된 것은 반도체 장치(10)의 더 진행된 공정이다. 특히, 완성된 기능의 트랜지스터가 형성된다. 측벽 스페이서(sidewall spacers; 34)가 종래의 방식대로 유전층(24)에 이웃하여 형성된다. 열 가열 냉각 단계는 도핑된 소스/드레인 영역(36)을 형성하기 위하여 주입된 도펀트의 확산을 일으키도록 수행된다. 스트레서 물질층(30)의 제 1 부분은 도핑되어 소스/드레인 영역(36)을 형성하게 된다. 스트레서 물질층(30)의 제 2 부분은 변형된 채널(17)을 정의하는 수직 파선 사이의 채널에 존재한다. 도 5의 각각의 두 개의 수직 파선에 의해 나타내는 것과 같은 두 이질 접합은 따라서 변형된 채널(17)과 각각의 개별적인 하나의 도핑된 소스/드레인 영역(36)사이에서 형성된다. 규소화합물 영역(38)은 종래의 방식대로 확산 소스(28) 및 게이트(22) 위에 형성된다. 이 시점에서 채널 내에 변형된 채널 및 이질 접합을 갖는 트랜지스터가 제공된다. 또한, 반도체 장치(10)는 측벽 스페이서(34) 아래에 있는 확산 소스(28)의 영역인 각각 상승된 확장이 있는 상승된 소스/드레인을 갖는다. 스트레서 물질층(30)은 변형된 채널(17)에 매우 인접하므로, 전자 및 정공 이동도 및 트랜지스터 전도 전류가 향상된다.
본 발명의 다른 형태는 도 2에 도시된 구조의 공정에서 시작한다. 도 6에 도시된 것은 산소 환경에서 도 2의 반도체 장치(10)의 반도체 물질(26)의 산화가 일어나는 반도체 장치(40)이다. 설명의 용이함을 위해, 도 1, 도 2, 및 도 6 사이에 공통되는 구성요소는 유사한 번호를 가지며 공통된 구조적 구성요소의 위치는 반복되지 않는다. 산화 환경은 H20 및/또는 HCL을 포함할 수 있다. 산화 공정의 결과, 반도체층(16)의 영역은 실리콘 게르마늄(SiGe) 스트레서 물질층(44)이 된다. 반도체층(16)의 영역은 변형된 채널(17)과 같이 SiGe 잔존물을 포함하지 않는다. 반도체 물질(26)은 위에 있는 SiO2 절연층(42)이 된다. 절연층(42) 및 실리콘 게르마늄 스트레서 물질층(44) 모두 유전층(14)위에 있다. 또한, 실리콘 게르마늄 스트레서 물질층(44)은 실리콘 게르마늄 물질층(44)의 두께가 비율화된 게이트 길이의 종횡비가 최소한 3인 두께를 가져야 한다. 그러므로, 실리콘 게르마늄 스트레서 물질층(44)은 상대적으로 얇다. 그러므로, 이러한 형태로 실리콘 게르마늄은 확산 하나보다는 산화 환경에 의해 스트레서 물질층(44)으로 형성된다. 이러한 형태의 장점은 실리콘 게르마늄 스트레서 물질층(44)의 게르마늄은 도 3에서 게르마늄이 스트레서 물질층(30)으로 사용될 때보다 높을 수 있다는 것이다. 스트레서 물질은 SiGe 외에도 사용될 수 있다는 것을 주지해야 한다.
도 7에 표시된 것은 반도체 장치(40)의 더 진행된 공정이다. 도 7에서, 절연층(42)은 반도체 장치(40)로부터 제거된다. 한 형태에서, 절연층(42)은 습식 또는 건식 에치에 의해 제거된다. 변형된 채널(17)은 수직 파선으로 나타낸다. 스트레서 물질층(44)은 변형된 채널의 바로 가까이에 인접하고 따라서 변형된 채널(17)에 큰 영향력을 행사할 수 있다는 것을 주지해야 한다.
도 8에 도시된 것은 반도체 장치(40)의 더 진행된 공정이다. 상승된 소스/드레인 확장은 반도체층(46)의 선택적 성장 또는 증착에 의해 유전층(24)에 인접하여 형성된다. 한 형태에서 반도체층(46)은 실리콘으로 제조되지만, 실리콘 게르마늄등과 같은 임의의 반도체 물질일 수 있다. 확장 임플란트는 소스 및 드레인 임플란트를 생성하도록 수행된다. 확장 임플란트는 스트레서 물질층(44)과 반도체층(46)사이의 경계면에 도펀트를 위치하도록 한다. 반도체층(46) 및 스트레서 물질층(44)으로 주입된 도펀트들은 이들 두 층에 소스 및 드레인 확장을 형성하도록 가열 냉각된다. 반도체 장치(40)는 얇은 몸체 장치이기 때문에 반도체층(46)의 존재는 반도체 장치(40)의 소스 및 드레인으로 사용되는 물질의 박판 저항도를 감소시키는 기능을 한다. 저항도가 감소되는 이유는 소스/드레인 구성요소에 존재하는 반도체 물질의 양이 증가되기 때문이다.
도 9에 도시된 것은 반도체 장치(40)의 더 진행된 공정이다. 특히, 완성된 기능의 트랜지스터가 형성된다. 측벽 스페이서(50)는 종래의 방법대로 유전층(24)에 인접하여 형성된다. 열 가열 냉각 단계는 도핑된 소스/드레인 영역(52)을 형성하도록 주입된 도펀트의 확산을 일으키도록 수행된다. 스트레서 물질층(44)의 제 1 부분은 도핑된 소스/드레인 영역(52)을 형성하게 된다. 스트레서 물질층(44)의 제 2 부분은 변형된 채널(17) 및 도핑된 소스/드레인 영역의 가장자리를 정의하는 수직 파선 사이의 채널 내에 존재한다. 도 9의 각각 두 개의 수직 파선에 의해 나타내는 것인 두 이질 접합은 그러므로 변형된 채널과 개별적인 각각의 도핑된 소스/드레인 영역(52) 사이에 형성된다. 규소 화합물 영역(54)은 반도체층(46) 및 게이트(22)위에 종래의 방식대로 형성된다. 이 시점에서 채널 내에 변형된 채널 및 이질 접합을 갖는 트랜지스터가 공급된다. 또한, 반도체 장치(40)는 측벽 스페이서(50) 아래에 있는 반도체층(46)의 영역인 각각의 상승된 확장과 함께 상승된 소스/드레인을 갖는다. 스트레서 물질(44)은 변형된 채널(17)에 매우 인접하고, 전자 및 정공 이동도 및 트랜지스터 전도 전류가 향상된다.
도 10에 도시된 것은 이중 게이트 트랜지스터의 초기 형태인 반도체 장치(60)이다. 설명의 용이함을 위해, 도 1 내지 9와 함께 초기 형태와 유사한 구성요소들은 유사한 번호를 갖는다. 한 형태에서, 여기에 설명되는 이중 게이트 트랜지스터는 FINFET으로 구현된다. 다른 이중 게이트 트랜지스터가 형성될 수 있다. 기판(12)이 전술한 바와 같이 위에 있는 유전층(14)과 함께 제공된다. 위에 있는 유전층(14)은 이중 게이트 트랜지스터에 대한 핀(fin) 구조와 같이 기능할 실리콘층(62)이다. 실리콘 외의 반도체 물질들은 실리콘층(62)을 구현하도록 사용될 수 있다는 것을 이해해야 한다. 실리콘층(62)의 부분은 결과적으로 이중 게이트 트랜지스터의 소스 및 드레인으로서 기능한다. 실리콘층(62) 위에 있는 것은 산화층(64)이다. 산화층(64)은 다음과 같이 기능한다. (1) 산화 장벽; 및 (2) 실리콘층(62)과 산화층(64) 위에 있는 두꺼운 절연체(66) 사이의 스트레스 버퍼. 두꺼운 절연체(66) 위에 있는 것은 게이트(68)이다. 주변의 유전층(70)은 장벽으로 기능하도록 게이트(68)의 주변을 둘러 형성된다.
도 11에 도시된 것은 도 10의 11-11 선에 따라 취해진 횡단면도이다. 상기 도 10과 연결하여 설명된 참조번호에 부가하여, 실리콘층(62)의 수직 측벽을 둘러싸는 게이트 유전물질(67)이 개시된다.
도 12에 도시된 것은 반도체 장치(60)의 횡단면도이고 여기서 반도체 물질(72)은 실리콘층(62)의 위에 있고 둘러싸는 것에 의해 선택적으로 성장되거나 증착된다. 반도체 물질(72)은 실리콘 게르마늄(SiGe)이며 실리콘 탄소, 탄소, 및 다른 4족 원소들 또는 합금과 같은 다른 물질일 수 있다.
도 13에 도시된 것은 반도체 장치(60)의 횡단면도이고 여기서 반도체 물질(72)의 게르마늄은 결핍되는 SiGe 부분(74)을 형성하는 실리콘층(62) 안으로 가열 냉각에 의해 확산된다. 도 13에서 화살표들은 Ge이 수직으로 및 수평으로 확산된 SiGe 스트레서층(76)안에 확산되는 것을 나타낸다. 여기서 채널 영역은 수직 파선에 의해 나타내는 것과 같은 게이트 전극 아래에 도시된다. SiGe 스트레서층(76)내의 Ge의 확산은 Ge가 변형된 채널(63)과 가깝게 근접하게 위치하는 변형된 채널(63)을 형성한다. 변형된 채널(63)의 수직 파선은 반도체 장치(60)내의 이질 접합을 표현한다.
대안적인 형태에서, 스트레서층(76) 안으로 Ge의 확산은 특정 반도체 장치의 요구사항에 따라 열 공정 또는 산화를 부가하여 계속된다. 한 실시예에서 부가적인 공정은 공통 물질이 스트레서층(76) 및 변형된 채널(63) 모두에 존재할 때까지 계속된다. 이 형태에서, 압축적인 물질은 공통적으로 소스, 채널, 드레인내에 바깥쪽으로 존재한다. 결과적으로 소스 및 드레인으로부터 채널을 통해 확장하는 공통 압축적인 층은 P-채널 전도성 트랜지스터에 이상적이다. 이러한 실시예에서, 상기 채널에 이질 접합은 없다.
도 14에 도시된 것은 반도체 장치(60)의 횡단면도이고 여기서 소스/드레인 확장 임플란트가 형성된다. 확장 임플란트는 소스 및 드레인 임플란트를 생성하도록 수행된다. 확장 임플란트는 스트레서층(76)과 SiGe 영역(74)을 분리하는 파선에 의해 나타내어지는 것과 같은 스트레서층(76)과 SiGe 영역(74)사이의 경계면에서 도펀트를 형성하도록 한다. 확산 SiGe 부분(74) 및 스트레서층(76)내로 주입되는 도펀트들은 이들 두 층 모두에 소스 및 드레인 확장(77)을 형성하도록 가열 냉각된다. 도 15에 각각 두 수직 파선으로 나타내어진 두 이질 접합은 그러므로 개별적인 각각의 한 소스 및 드레인 확장(77) 사이에서 형성된다. 한 형태에서 변형된 채널은 도핑되지 않는 실리콘이다. 채널의 구역(65) 및 구역(67)은 각각 개별적 이질 접합과 채널 및 소스 및 드레인 확장(77) 사이의 각각의 접합 사이에 존재한다. 한 형태에서, 구역(65) 및 구역(67)은 도핑되지 않은 실리콘 게르마늄이고 소스 및 드레인 확장(77)은 도핑된 실리콘 게르마늄이다.
도 15에 도시된 것은 반도체 장치(60)의 횡단면도이며 여기서 완성된 기능을 하는 트랜지스터가 형성된다. 측벽 스페이서(80)는 종래의 방식대로 유전층(70)에 인접하여 형성된다. 열 가열 냉각 공정 단계는 도핑된 소스/드레인 영역(82)을 형성하도록 주입된 도펀트의 확산을 일으키도록 수행된다. 스트레서층(76)의 제 1 부분은 도핑된 소스/드레인 부분(82)을 형성하게 된다. 스트레서층(76)의 제 2 부분은 변형된 채널(63) 및 도핑된 소스 및 드레인 확장(77)의 가장자리를 정의하는 수직 파선 사이의 변형된 채널(63)에 인접하여 존재한다. 규소화합물 영역(84)은 소스/드레인 영역(82) 및 게이트(68) 위에 존재하는 종래의 방식대로 형성된다. 이 시점에서 상기 채널에 변형된 채널 및 이질 접합을 갖는 트랜지스터가 제공된다. 또한, 반도체 장치(60)는 측벽 스페이서(80) 아래에 있는 SiGe 부분(74)의 형성자 부분인 각각의 상승된 확장과 함께 소스/드레인을 상승시킨다. 스트레서층(76)은 변형된 채널(63)에 매우 가깝게 근접하므로, 전자 및 정공 이동도 및 트랜지스터 전도 전류는 향상된다. FINFET 실시예가 본원에 게시되는 반면, 변형된 채널 트랜지스터는 본원에서 제공되는 방법을 사용하여 임의의 이중 게이트 구조로 구현될 수 있다는 것을 이해해야 한다.
도 16에 도시된 것은 반도체 장치(90)의 횡단면도이고 여기서 이중 게이트 트랜지스터의 초기 형태는 도 10 내지 12의 반도체 장치(60)의 형태에 따라 수행된다. 편의를 위해, 도 10 내지 12 및 도 16 사이의 공통 구성요소 번호가 사용될 것이며 이 공통 구성요소들의 논의의 반복은 반복되지 않을 것이다. 도 16에서 도시된 것은 도 12의 반도체 장치(60)의 반도체 물질(72)의 산소 환경에서 산화가 일어나는 반도체 장치(90)이다. 산화 환경은 H2O 및/또는 HCL을 포함할 수 있다. 실리콘 게르마늄(SiGe) 스트레서층(94) 및 위에 있는 SiO2 절연층(92)은 모두 유전층(14) 위에 있다. 또한, 실리콘 게르마늄 스트레서층(94)은 실리콘 게르마늄 스트레서층(94)의 두께에 비율화된 게이트 길이의 종횡비가 최소한 3인 두께를 가져야 한다. 그러므로, 실리콘 게르마늄 스트레서층(94)은 상대적으로 얇다. 그러므로, 이 형태에서 실리콘 게르마늄은 확산 하나에 의해서라기 보다는 산화 환경에 의해 스트레서층(94)에 형성된다. 이 형태의 장점은 실리콘 게르마늄 스트레서층(94)의 게르마늄이 도 13의 스트레서층(76)내에 사용될 때보다 높을 수 있다. SiGe외의 다른 스트레서 물질이 사용될 수 있다는 것을 주지해야 한다.
도 17에 도시된 것은 반도체 장치(90)의 횡단면도이며 여기서 SiO2 절연층(92)은 반도체 장치(90)로부터 제거된다. 절연층(92)은 습식 또는 건식 중 하나의 에치에 의해 제거될 수 있다.
도 18에 도시된 것은 반도체 장치(90)의 횡단면도이며 여기서 상승된 소스/드레인(96)은 실리콘 게르마늄 스트레서층(94) 위에 있고 둘러싸는 것에 의해 선택적으로 성장되거나 증착된다. 스트레서층(94)은 실리콘 게르마늄(SiGe)이며 실리콘 탄소, 탄소, 및 다른 4족 원소들 또는 합금과 같은 다른 물질일 수 있다.
도 19에 도시된 것은 반도체 장치(90)의 횡단면도이며 여기서 소스/드레인 확장 임플란트가 형성된다. 확장 임플란트는 소스 및 드레인 임플란트를 생성하도록 수행된다. 확장 임플란트는 스트레서층(94) 및 상승된 소스/드레인(96) 사이의 경계면에서 도펀트를 위치하게 한다. 상승된 소스/드레인(96) 및 스트레서층(94)내로 주입되는 도펀트는 이 두 층 모두에서 소스 및 드레인 확장(98)을 형성하도록 가열 냉각된다. 완성된 기능을 하는 트랜지스터가 결과적으로 생성된다. 측벽 스페이서(100)는 종래의 방식대로 유전층(70)에 인접하여 형성된다. 열 가열 냉각 공정 단계는 도핑된 소스/드레인 영역(102)을 형성하기 위하여 주입된 도펀트의 확산을 일으키도록 수행된다. 스트레서층(94)의 제 1 부분은 도핑된 소스/드레인 영역(102)을 형성하게 된다. 스트레서층(94)의 제 2 부분은 변형된 채널(63) 및 도핑된 소스 및 드레인 확장(98)의 가장자리를 정의하는 수직 파선 사이의 변형된 채널(63)에 인접하여 존재한다. 도 19에서 각각의 두 수직 파선에 의해 나타내어지는 두 이질 접합은 그러므로 변형된 채널(63) 및 개별적 각각의 소스 및 드레인 확장(98)의 하나 사이에 형성된다. 규소화합물 영역(104)은 종래의 방식대로 상승된 소스/드레인(96) 및 게이트(68) 위에 형성된다. 이 시점에서 변형된 채널 및 채널내에 이질 접합을 갖는 트랜지스터가 제공된다. 또한, 반도체 장치(90)는 측벽 스페이서(100) 아래에 있는 상승되고 도핑된 소스 및 드레인 확장(98)의 영역인 각각의 상승된 확장과 함께 소스/드레인(96)을 상승시킨다. 스트레서층(94)이 변형된 채널(63)에 매우 가까이 근접하므로, 전자 및 정공 이동도 및 트랜지스터 전도 전류가 향상된다. FINFET 실시예가 본원에서 개시되는 반면, 변형된 채널 트랜지스터는 본원에서 제공되는 방법을 사용하여 임의의 이중 게이트 구조가 구현될 수 있다는 것을 잘 이해해야 한다.
도 20 및 21은 평면 이중 게이트 트랜지스터(110)의 횡단면도이다. 심의의 용이함을 위해, 도 1 내지 5 및 그외에서 도시된 구성요소와 유사한 참조 번호를 갖는 구성요소가 사용된다. 그러므로, 도 20 및 21의 도시된 모든 구성요소의 형태의 완성 심의는 중복될 수 있다. 유전층(14)이 기판(12) 위에 형성된 후에, 게이트(112)는 여러 종래의 방법 중 하나에 의해 유전층(14) 내에 형성된다. 위에 있는 게이트 산화물(114)은 형성되고 유전층(14) 상부면을 갖는 평면인 상부면을 갖는다. 위에 있는 반도체 층(16)은 게이트 산화물(116)이다. 게이트 산화물(116) 위에 있는 것은 게이트(118)이다. 게이트 산화물(116) 및 게이트(118)의 모든 표면은 유전층(24)에 의해 덮인다. 도 20의 트랜지스터(110)는 그러므로 이중 게이트를 갖고 평면 게이트 장치이다.
도 21에 도시된 것은 트랜지스터(110)의 존재하는 구성요소가 도 5의 실시예의 대등한 구성요소를 형성하도록 사용되는 유사한 방법에 의해 형성되는 완성된 트랜지스터(110)이다. 소스/드레인 영역(36)은 상기 스트레서 물질층(30)과 확산 소스(28)의 형태로부터 심의되는 바와 같이 형성된다. 그러므로 트랜지스터(110)는 소스와 채널 사이의 이질 접합 및 드레인과 채널 사이의 이질 접합을 갖는 이중 게이트 장치이다. 트랜지스터(110)는 FINFET와 반대로, 평면 이중 게이트 장치이며, 압축적인지 신장성인지와 관계없이 선택적 특성의 변형된 채널을 갖는다.
향상된 트랜지스터 성능을 제공하는 변형된 채널을 갖는 반도체 장치를 형성하는 방법을 제공한다는 것이 인식되어야 한다. 이질 접합, 상승된 소스/드레인 영역, 및 변형된 채널은 트랜지스터 장치 성능을 크게 향상시키도록 결합된다. 형성 방법은 벌크 트랜지스터 및 이중 게이트 트랜지스터 장치 양쪽 모두 형성하는 상황에서 본원에 설명된다.
도 1 내지 5는 본 발명의 한 형태에 따른 극도로 얇은 몸체를 형성하는 방법을 횡단면적 형태로 도시한 도면.
도 6 내지 9는 본 발명의 다른 형태에 따른 극도로 얇은 몸체를 형성하는 방법을 횡단면적 형태로 도시한 도면.
도 10 내지 15는 본 발명의 한 형태에 따른 극도로 얇은 이중 게이트 장치를 횡단면적 형태로 도시한 도면.
도 16 내지 19는 본 발명의 다른 형태에 따른 다른 극도로 얇은 이중 게이트 장치를 횡단면적 형태로 도시한 도면.
도 20 및 21은 본 발명의 다른 형태에 따른 또 다른 극도로 얇은 이중 게이트 평면 트랜지스터를 횡단면적 형태로 도시한 도면.
한 형태에서 반도체 층을 제공하고 반도체층의 제 1 부분 위에 있는 게이트 유전체를 제공하는 것에 의해 반도체 장치를 형성하는 방법이 제공된다. 게이트 전극은 게이트 유전체 위에 제공된다. 게이트 전극 및 게이트 유전체는 밀봉된다. 스트레서 물질은 제 1 부분 바깥에서 반도체층의 제 2 부분 위에 선택적으로 성장된다. 스트레서 물질은 확산 소스로 변화되고, 여기서 스트레서 물질을 확산 소스로 변화시키는 것은 스트레서 물질의 확산 양을 반도체층 아래에 있는 채널 영역에 맞추는 것을 포함한다. 상기 채널은 변형된 채널이 된다.
얇은 몸체 트랜지스터의 크기가 작아질수록, 얇아진 채널 영역은 트랜지스터의 문턱 전압의 상승을 유발한다. 본원에 설명된 SiGe등과 같은 물질을 사용하여, 채널이 형성되는 반도체층에 대하여, 문턱 전압은 낮아지고 따라서 더 작은 그리고 스케일링될때, 종래의 얇은 몸체 트랜지스터에서 상승분을 상쇄한다. 부가적으로, 중간-갭 금속들이 게이트 물질로 사용될때, 더 높은 트랜지스터 문턱 전압을 얻는다. 상승하는 문턱 전압을 상쇄하기 위해, 트랜지스터의 몸체는 도핑될 수 있다. 그러나, 상기 도핑은 트랜지스터의 전기적 성능을 저하시키고 동작 매개변수들의 가변성이 커지게 된다. 소스/드레인 및 채널 영역으로 제어되는 확산을 제공하기 위한 소스 물질의 사용은 중간-갭 금속 게이트 및 도핑되지 않은 몸체로 낮은 Vt 트랜지스터가 되게 한다.
한 형태에서 반도체층 및 반도체층의 제 1 부분에 인접한 제 1 게이트 유전체를 갖는 반도체 장치가 본원에서 제공된다. 제 1 게이트 전극은 제 1 게이트 유전체에 인접한다. 제 2 게이트 유전체는 반도체층의 제 1 부분의 제 2 측에 인접한다. 제 2 게이트 전극은 제 2 게이트 전극에 인접한다. 물질은 최소한 (ⅰ)제 1 게이트 전극 및 제 1 게이트 유전체와 (ⅱ)제 2 게이트 전극 및 제 2 게이트 유전체를 밀봉한다. 변형된 채널 영역은 변형된 채널 영역의 반대 끝 및 반도체층의 제 1 부분내에 인접하는 제 1 및 제 2 이질 접합을 갖는다. 반도체 물질은 제 1 부분 밖에서 반도체층의 제 2 부분 위에서 성장되고, 여기서 반도체 물질은 반도체층의 물질과 다른 물질이며, 여기서 반도체 물질은 반도체층의 제 1 및 제 2 부분의 변형된 채널 영역내로 반도체 물질의 확산량을 제어하여 확산 소스로서 사용된다. 한 형태에서 장치는 반도체층내의 소스/드레인 확장 영역 및 하나 이상의 제 1 게이트 전극 및 제 2 게이트 전극에 인접하는 적어도 하나의 측벽 스페이서를 더 포함한다. 적어도 하나의 측벽 스페이서는 소스/드레인 확장 영역에 인접하여 배치되고 소스/드레인 영역은 소스/드레인 확장 영역에 인접하고 반도체층내에 있다. 다른 형태에서 소스/드레인 영역의 규소화합물 여역 및 적어도 하나의 제 1 게이트 전극 및 제 2 게이트 전극이 있다. 한 형태에서 제 1 게이트 전극 및 제 2 게이트 전극은 단일 게이트 전극이다. 다른 형태에서 반도체 물질은 게르마늄 원자 및 탄소 도핑된 실리콘의 소스로부터 선택되는 적어도 하나를 포함한다. 다른 형태에서 장치는 반도체층내의 소스/드레인 확장 영역 및 제 1 및 제 2 게이트 전극에 인접하는 측벽 스페이서들 및 소스/드레인 확장 영역을 포함한다. 소스/드레인 영역은 반도체층내의 소스/드레인 확장 영역에 인접한다. 규소화합물 영역은 소스/드레인 영역 및 제 1 및 제 2 게이트 전극과 접촉하도록 제공된다. 다른 형태에서 반도체층은 절연체 기판 상의 반도체의 반도체층을 포함한다. 또 다른 형태에서 절연체 기판 상의 반도체는 절연체 기판 상의 실리콘을 포함한다. 한 형태에서 밀봉제(encapsulant)는 최소한 (ⅰ)제 1 게이트 전극 및 제 1 게이트 유전체, 및 (ⅱ)제 2 게이트 전극 및 제 2 게이트 유전체내로 산소 확산을 최소화하도록 사용된다. 다른 형태에서 밀봉제는 질화물 또는 산화물의 하나이거나, 질화물과 산화물의 조합이다. 다른 형태에서 반도체 물질은 원하는 Ge 농도가 있는 실리콘 게르마늄(SiGe)을 포함한다. 다른 실시예에서, 반도체 물질의 주어진 두께에 대하여, 원하는 Ge 농도는 상기 반도체층의 상기 제 1 부분 및 상기 제 2 부분내로 확산되는 Ge 전체량을 보전하기 위해 상기 주어진 두께, 및 산화 시간의 함수에 반비례한다. 또 다른 형태에서 원하는 Ge 농도는 15% 이상이다. 또 다른 형태에서 반도체 물질은 반도체층의 제 2 부분내로 수직으로 확산되며, 변형된 채널 영역의 각각의 경계면에서 이질 접합을 형성하도록 소스/채널 경계면 및 드레인/채널 경계면으로 반도체층의 제 1 부분내에서 측면으로 더 확산된다. 또 다른 형태에서 반도체 장치는 하나의 측면 FET 또는 FinFET로서 구현된다.
다른 형태에서 반도체층 및 반도체층의 제 1 부분의 제 1 측면에 인접하는 제 1 게이트 유전체를 갖는 반도체 장치가 본원에 제공된다. 제 1 게이트 전극은 제 1 게이트 유전체에 인접한다. 제 2 게이트 유전체는 반도체층의 제 1 부분의 제 2 측면에 인접한다. 제 2 게이트 전극은 제 2 게이트 유전체에 인접한다. 구조 또는 물질 밀봉은 최소한 (ⅰ)제 1 게이트 전극 및 제 1 게이트 유전체, 및 (ⅱ)제 2 게이트 전극 및 제 2 게이트 유전체를 밀봉한다. 변형된 채널 영역은 변형된 채널 영역의 반대 끝에 인접하고 반도체층의 제 1 부분내에 있는 제 1 및 제 2 이질 접합을 갖는다. 선택적으로 성장되는 반도체 물질은 제 1 부분 바깥에서 반도체층의 제 2 부분 위에 있다. 반도체 물질은 양호하게는 반도체층과 다른 물질이다. 반도체 물질은 반도체층의 제 1 및 제 2 부분의 변형된 채널 영역내로 반도체 물질의 확산량을 제어함으로 확산 소스로서 사용된다. 소스/드레인 확장 영역은 반도체층내에 있고 적어도 하나의 측벽 스페이서는 제 1 게이트 전극 및 제 2 게이트 전극에 인접한다. 적어도 하나의 측벽 스페이서는 소스/드레인 확장 영역에 인접하여 더 배치된다. 소스/드레인 영역은 소스/드레인 확장 영역에 인접하고 반도체층의 제 2 부분내에 있다. 한 형태에서 반도체 물질은 반도체층의 제 2 부분내로 수직으로 확산되고 변형된 채널 영역의 각각의 경계면에서 이질 접합을 형성하도록 소스/채널 경계면 및 드레인/채널 경계면에 반도체층의 제 1 부분내에 측면으로 더 확산된다. 한 형태에서 장치는 FinFET 예와 같은 측면 장치 또는 수직 장치로 형성된다.
전술한 명세서에서, 본 발명은 특정 실시예를 참조하여 설명되었다. 그러나, 당업자는 다양한 수정들 및 변경들이 후술하는 청구항에서 보이는 바와 같은 본 발명의 관점으로부터 벗어나지 않고 만들어질 수 있다는 것을 인식한다. 예를 들면, 실리콘과 합금을 형성하는 실리콘 탄소 또는 임의의 물질이 실리콘 게르마늄의 장 소에 사용될 수 있다. 다양한 전도성이 사용될 수 있고 다른 도핑 농도가 사용될 수 있다. 다양한 트랜지스터 구조가 이중 게이트 구조를 포함하는 다양한 다중 게이트 구조들을 포함하여 본원에서 설명된 변형된 채널 방법을 구현할 수 있다. 따라서, 명세서 및 도면은 제한하는 의미보다 설명하는 의미로 간주되며, 모든 이러한 수정들은 본 발명의 관점 내에 포함되도록 의도된다.
이득들, 다른 장점들, 및 문제들에 대한 해결책들은 상기 특정 실시예들에 관하여 설명되었다. 그라나, 이득들, 장점들, 문제들에 대한 해결책들, 및 임의의 이득, 장점을 불러올 수 있는 임의의 구성요소들, 또는 더욱 명백하게 발생하거나 되는 해결책은 필수적인, 요구되는, 또는 임의의 또는 전체 청구항들의 본질적인 특징 또는 구성요소가 아니다. 본원에서 사용된 "포함한다", "포함하는", 또는 상기의 임의의 다른 변경 어구는 구성요소의 리스트를 포함하는 공정, 방법, 물건, 또는 장치가 단지 이들 구성요소뿐만 아니라 공정, 방법, 물건, 또는 장치들과 같은 표현되지 않은 리스트 또는 고유하지 않은 다른 구성요소를 포함하는 것과 같이 비배타적인 포함을 커버한다. 본원에서 사용된 "하나" 또는 "한"은 하나보다는 하나이상으로 정의된다. 본원에서 사용된 "복수" 용어는 두개보다는 두개 이상으로 정의된다. 본원에서 사용된 "다른" 용어는 최소한 두번째 이상으로 정의된다. 본원에서 사용된 "포함하는 및/또는" 용어는 포함하는(즉, 수용적 언어) 것으로 정의된다. 본원에서 사용된 "결합된" 용어는 필수적으로 직접적이지 않더라도, 그리고 필수적으로 기계적이지 않더라도 연결된 것으로 정의된다.

Claims (11)

  1. 반도체 장치에 있어서,
    반도체층;
    상기 반도체층의 제 1 부분의 제 1 측면에 인접하는 제 1 게이트 유전체;
    상기 제 1 게이트 유전체에 인접하는 제 1 게이트 전극;
    상기 반도체층의 상기 제 1 부분의 제 2 측면에 인접하는 제 2 게이트 유전체;
    상기 제 2 게이트 유전체에 인접하는 제 2 게이트 전극;
    (ⅰ) 상기 제 1 게이트 전극과 상기 제 1 게이트 유전체, 및 (ⅱ) 상기 제 2 게이트 전극과 상기 제 2 게이트 유전체 중 적어도 하나를 밀봉하는 수단;
    변형된(strained) 채널 영역의 반대 끝에 인접하고 상기 반도체층의 상기 제 1 부분내에 있는 제 1 및 제 2 이질 접합을 갖는 변형된 채널 영역; 및
    상기 제 1 부분 외부의 상기 반도체층의 제 2 부분 위에서 선택적으로 성장되는 반도체 물질로서, 상기 반도체 물질은 상기 반도체층의 물질과 다른 물질을 포함하고, 상기 반도체 물질은 상기 반도체층의 상기 제 1 및 제 2 부분들의 상기 변형된 채널 영역내로 상기 반도체 물질의 확산량을 제어함으로써 확산 소스로서 사용되는, 상기 반도체 물질을 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체층내의 소스/드레인 확장 영역들;
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 중 하나 이상에 인접하는 적어도 하나의 측벽 스페이서로서, 상기 적어도 하나의 측벽 스페이서는 또한 상기 소스/드레인 확장 영역들에 인접하여 배치되는, 상기 측벽 스페이서; 및
    상기 소스/드레인 확장 영역들에 인접하고 상기 반도체층내에 있는 소스/드레인 영역들을 더 포함하는, 반도체 장치.
  3. 제 2 항에 있어서,
    상기 소스/드레인 영역들의 규소화합물 영역들, 및 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 중 적어도 하나를 더 포함하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 단일 게이트 전극을 포함하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 반도체 물질은 게르마늄 원자들 및 탄소 도핑된 실리콘의 소스로 구성된 그룹으로부터 선택되는 적어도 하나를 포함하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 반도체층내의 소스/드레인 확장 영역들;
    상기 제 1 및 제 2 게이트 전극들에 인접하는 측벽 스페이서들로서, 상기 측벽 스페이서들은 상기 소스/드레인 확장 영역들에 인접하는, 상기 측벽 스페이서들;
    상기 반도체층내의 상기 소스/드레인 확장 영역들에 인접하는 소스/드레인 영역들; 및
    상기 소스/드레인 영역들, 및 상기 제 1 및 제 2 게이트 전극의 규소화합물 영역들을 더 포함하는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 반도체층은 절연체 기판상의 반도체의 반도체층을 포함하는, 반도체 장치.
  8. 제 7 항에 있어서,
    절연체 기판상의 상기 반도체는 절연체 기판상의 실리콘을 포함하는, 반도체 장치.
  9. 제 1 항에 있어서,
    상기 밀봉 수단은 (ⅰ) 상기 제 1 게이트 전극과 상기 제 1 게이트 유전체, 및 (ⅱ) 상기 제 2 게이트 전극과 상기 제 2 게이트 유전체 중 적어도 하나로 산소 확산을 최소화하는 밀봉제(encapsulant)를 포함하는, 반도체 장치.
  10. 제 1 항에 있어서,
    상기 밀봉 수단은 질화물, 산화물, 및 질화물과 산화물의 조합으로 구성된 그룹으로부터 선택되는 밀봉제를 포함하는, 반도체 장치.
  11. 제 1 항에 있어서,
    상기 반도체 물질은 게르마늄, 탄소 도핑된 실리콘, 붕소, 인, 및 비소의 소스로 구성된 그룹으로부터 선택되는 적어도 하나를 포함하는, 반도체 장치.
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