KR20150143254A - 핀형 전계효과 트랜지스터 구조체와 그 형성방법 - Google Patents

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Abstract

반도체 소자의 구조체 및 형성 방법이 제공된다. 상기 반도체 소자는 반도체 기판 및 반도체 기판 위에 핀 구조체를 포함한다. 반도체 소자는 상기 핀 구조체의 부분을 덮는 게이트 스택과, 상기 게이트 스택에 인접하여 그리고 핀 구조체 위에 에피택셜 성장된 소스/드레인 구조체를 포함한다. 상기 반도체 소자는 에피택셜 성장 된 소스/드레인 구조체 위에 반도체 보호층을 더 포함한다. 상기 반도체 보호층은 에피택셜 성장된 소스/드레인 구조체보다 더 큰 탄소의 원자 농도를 갖는다.

Description

핀형 전계효과 트랜지스터 구조체와 그 형성방법{Structure and formation method of fin-like field effect transistor}
본 출원은 2014.06.12. 출원된 미국 가출원 제62/011,386을 우선권 주장하며, 그 내용 전체를 참고로 병합한다.
반도체 집적 회로(IC) 산업은 급속한 성장을 경험하고 있다. 반도체 제조 공정에서의 지속적인 발전은 보다 미세한 특징부 및/또는 보다 높은 일체화 정도를 가진 반도체 소자의 결과에 있다. 기능적 밀도(즉, 칩당 연결 소자들의 수)는 점차 증가하는 반면, 특징부의 크기(즉, 제조공정을 사용하여 만들어질 수 있는 가장 작은 요소)는 감소되어 왔다. 그러한 스케일링 다운 프로세스는 일반적으로 생산 효율을 높이고 관련 비용을 절감함으로써 잇점을 제공한다.
재료 및 제조에의 획기적인 발전에도 불구하고, 금속 - 산화물 - 반도체 전계 효과 트랜지스터(MOSFET)와 같은 평면 소자의 크기를 조정하는 것은 어려운 것으로 입증되었다. 이러한 문제를 극복하기 위해서, 회로 설계자들은 결과적으로 핀 형의 전계 효과 트랜지스터(FinFET에)와 같은 입체적인 디자인을 개발하였다. 상기 FinFET는 기판으로부터 위로 연장하는 얇은 수직 "핀"(또는 핀 구조체)로 제조된다. FinFET의 채널이 수직 핀에 형성된다. 여러 측면에서 채널을 제어할 수 있도록 핀에 대해 게이트가 제공된다. 상기 FinFET의 장점은 짧은 채널 효과의 감소, 감소 된 누설 및 높은 전류 흐름을 포함한다.
그러나, 특징부의 크기가 계속 감소하기 때문에, 제조 프로세스는 수행하기가 계속하여 어렵게 되고 있다. 그러므로, FinFET를 포함하는 신뢰성 있는 반도체 소자를 형성하는 것을 목적으로 한다.
본 발명에 의한 반도체 소자 구조체는, 반도체 기판; 상기 반도체 기판 위의 핀 구조체; 상기 핀 구조체의 일부를 덮는 게이트 스택; 상기 게이트 스택에 인접하고 상기 핀 구조체 위에 있는 에피택셜 성장된 소스/드레인 구조체; 및 상기 에피택셜 성장된 소스/드레인 구조체 위의 반도체 보호층을 포함하며, 상기 반도체 보호층은 상기 에피택셜 성장된 소스/드레인 구조체보다 더 큰 탄소의 원자 농도를 갖는다.
본 발명에 의한 반도체 소자는, 반도체 기판; 상기 반도체 기판 위의 제1 핀 구조체; 상기 제1 핀 구조체 위의 에피택셜 성장된 제1 소스/드레인 구조체; 상기 반도체 기판 위의 제2 핀 구조체; 상기 제2 핀 구조체 위의 에피택셜 성장된 제2 소스/드레인 구조체; 상기 에피택셜 성장된 제1 소스/드레인 구조체 위의 제1 반도체 보호층; 상기 에피택셜 성장된 제2 소스/드레인 구조체 위의 제2 반도체 보호층을 포함하고, 상기 제1 반도체 보호층은 상기 에피택셜 성장된 제1 소스/드레인 구조체보다 더 큰 탄소의 원자 농도를 가지며, 상기 제2 반도체 보호층은 상기 에피택셜 성장된 제2 소스/드레인 구조체보다 더 큰 탄소의 원자 농도를 갖는다.
본 발명에 의한 반도체 소자 형성 방법은, 반도체 기판 위에 핀 구조체를 형성하는 단계; 상기 반도체 기판 위에 게이스 스택을 형성하고, 상기 핀 구조체의 일부분을 덮는 단계; 상기 게이스 스택에 인접하고 상기 핀 구조체 위에 소스/드레인 구조체들을 에피택셜 성장시키는 단계; 및 상기 소스/드레인 구조체들 위에 탄소를 포함하는 반도체 보호층을 형성하는 단계를 포함한다.
본 발명의 태양들은 첨부된 도면을 참조하여 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해할 수 있다. 관련 산업의 표준 관행에 따라서, 여러 특징들이 치수대로 도시된 것이 아님을 주목해야 한다. 사실상, 여러 특징들의 규격은 설명을 명확하게 하기 위해서 임의로 증가 또는 감소될 수도 있다.
도 1A-1F는 일부 실시예에 따라, 반도체 소자를 형성하는 방법의 여러 단계들에 대한 사시도이다.
도 2A-9A들은 일부 실시예에 따라, 반도체 소자를 형성하는 방법의 여러 단계들의 단면도들이다.
도 2B-9B들은 일부 실시예에 따라, 반도체 소자를 형성하는 공정의 여러 단계들의 단면도들이다.
도 10은 일부 실시예에 따라, 공정 챔버의 단면도이다.
도 11은 일부 실시예에 따라, 반도체 소자를 형성하는 공정의 한 단계의 단면도이다.
다음의 본 발명 설명은 제공된 주제의 상이한 특징들을 실시하기 위한, 많은 상이한 실시예들, 또는 실례를 제공한다. 구성요소 및 장치들에 대한 특정 실례는 본 발명 설명을 단순화하도록 아래에 설명된다. 이들은, 물론, 단순히 실례에 불과하며 제한을 하기 위한 것이 아니다. 예를들어, 이어지는 상세한 설명에서 제2 특성 상에 또는 그 위에 제1 특징을 형성하는 것은 제1 및 제2 특징들이 직접 접촉되게 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 특징들이 직접 접촉되지 않도록 부가적인 특징들이 제1 및 제2 특징들 사이에 형성될 수 있는 실시예들을 포함할 수도 있다. 이에 더해서, 본 발명 설명은 여러 실례에서 참조 번호 및/또는 철자를 반복할 수 있다. 이러한 반복은 단순화 및 명료화를 위한 것이며, 설명된 여러 실시예들 및/또는 구성 사이의 관계를 그 자체로 지시하는 것은 아니다.
또한, "밑에(beneath)", "아래로(below)", "하부의(lower)", "위로(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어들이 도면에 설명되는 하나의구성요소 또는 특성이 또 다른 구성요소(들) 또는 특성(들)에 대한 관계를 설명하도록 설명의 용이를 위해서 사용된다. 이러한 공간적으로 상대적인 용어들은 상기 장치가 도면에 도시된 방향에 더해서 사용 또는 동작시에 상기 장치의 여러 방향을 포함하기 위한 것이다. 상기 장치는 다르게 (90도 또는 다른 방향으로 회전되어) 방향이 설정될 수 있으며, 본원에 사용된 공간적으로 상대적인 기술어는 이와 동일하게 해석될 수 있다.
본 발명의 일부 실시예들을 설명한다. 도 1A-1F는 일부 실시예에 따라, 반도체 소자를 형성하는 방법의 여러 단계들에 대한 사시도들이다. 도 1A-1F에서 설명된 단계들의 전, 그 동안에 또는 후에 부가적인 작업들이 제공될 수 있다. 도 2A-9A는 일부 실시예에 따라, 반도체 소자를 형성하는 프로세스의 여러 단계들의 단면도들이다. 예를 들어, 도 2A-9A들은 도 1A-1F에서 선 A-A를 따라 취한 단면도들이다. 도 2B-9B들은 본 발명의 실시예들에 따라, 반도체 소자를 형성하기 위한 방법의 여러 단계들의 단면도들이다. 예를들어, 도 2B-9B들은 도 1A-1F의 선 B-B를 따라 취한 단면도들이다. 설명된 단계들의 일부는 다른 실시예들에서 교체되거나 제거될 수도 있다. 부가적인 특징들이 상기 반도체 소자에 추가될 수 있다. 아래에서 설명된 특징들의 일부는 다른 실시예들에서 교체되거나 제거될 수도 있다.
도 1A, 2A, 및 2B들에 도시된 바와 같이, 반도체 기판(100)이 제공된다. 일부 실시예들에서, 반도체 기판(100)은 반도체 기판 재료이다. 상기 반도체 기판 재료는 실리콘 웨이퍼와 같은 반도체 웨이퍼로 될 수 있다. 일부 실시예들에서, 반도체 기판(100)은 실리콘과 같은 단일 반도체 재료 또는 게르마늄과 같은 단일 반도체 재료를 포함한다. 일부 다른 실시예들에서, 상기 반도체 재료(100)는 화합물 반도체를 포함한다. 상기 화합물 반도체는 실리콘 카바이드, 갈륨 비소, 인듐 비소, 인듐인, 다른 적당한 화합물 반도체 또는 이들의 조합을 포함할 수 있다.
일부 실시예들에서, 반도체 기판(100)은 실리콘 온 인슐레이터(semiconductor-on-insulator:SOI)이다. 상기 SOI 기판은 산소주입 분리(separation by implantation of oxygen:SIMOX) 프로세스, 웨이퍼 접합 프로세스, 다른 이용가능한 프로세스 또는 이들을 결합한 프로세스를 사용하여 제조될 수 있다.
일부 실시예들에서, 반도체 기판(100)은 반도체 소자의 디자인 조건에 따라 (도면에 도시되지 않은) 다양한 도핑된(doped) 영역들을 포함한다. 상기 도핑된 영역은 예를들어 p-형 웰(well) 및/또는 n-형 웰들을 포함한다. 일부 실시예들에서, 도핑된 영역들은 p-형 도펀트로 도핑된다. 예를 들어, 도핑된 영역은 붕소 또는 BF2가 도핑된다. 일부 실시예에서, 도핑 영역은 n- 형 도펀트로 도핑된다. 예를 들어, 도핑 된 영역은 인 또는 비소로 도핑된다. 일부 실시예에서, 도핑된 영역의 일부는 p-형 도핑하고, 다른 도핑된 영역은 n-형으로 도핑된다.
그 후, 하나 이상의 핀 구조체가 반도체 기판(100) 위에 형성된다. 도 1A, 도 2A 및 도 2B에 도시된 바와같이, 핀 구조체(102N1, 102N2, 102P1 및 102P2)가 일부 실시예에 따라 형성된다. 일부 실시예에서, 상기 핀 구조체(102N1, 102N2, 102P1 및 102P2)는 반도체 기판(100)에 에칭에 의해 형성된다. 반도체 기판(100)을 부분적으로 제거하여 요홈(또는 트렌치)를 형성한다. 포토리소그래피 공정과 에칭 공정이 요홈을 형성하는데 사용될 수 있다. 결과적으로, 핀 구조체(102N1, 102N2, 102P1 및 102P2)는 상기 요홈들 사이에 형성된다.
도 1A, 2A, 및 2B에 도시된 바와같이, 하나 이상의 절연 특징부(103)가 일부 실시예에 따라, 반도체 기판(100) 위에 형성된다. 상기 절연 특징부(103)들은 반도체 기판(100) 상에 및/또는 그 위에 형성된 다양한 소자 요소들을 한정하고 전기적으로 절연시키도록 사용된다. 일부 실시예들에서, 절연 특징부(103)는 핀 구조체(102N1, 102N2, 102P1 및 102P2)의 하부를 둘러싼다. 상기 핀 구조체(102N1, 102N2, 102P1 및 102P2)의 상부들은 절연 특징부(103)의 상면으로부터 돌출된다.
일부 실시예들에서, 절연 특징부(104)는 얕은 트렌치 절연(shallow trench isolation :STI) 특징부, 실리콘 국소 산화(LOCOS) 특징부, 다른 적절한 절연 특징부 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 각각의 절연 특징부(104)는 다층 구조체를 갖는다. 일부 실시예들에서, 절연 특징부(103)들은 유전체 재료로 만들어진다. 유전체 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물, 불소 도핑 실리케이트 유리(FSG), 낮은-K 유전체 재료, 다른 적합한 물질, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, STI 라이너가 (도시 생략), 반도체 기판(100)과 절연 특징부(104) 사이의 계면에서의 결정 결함을 감소시키기 위해 형성된다.
일부 실시예들에서, 유전체 층은 반도체 기판(100) 위에 증착된다. 유전체 층은 핀 구조체(102N1, 102N2, 102P1 및 102P2)를 덮는다. 일부 실시예들에서, 유전체 층은 화학적 증착(CVD)법, 스핀-온 방법, 다른 적당한 방법 또는 이들의 결합된 방법을 사용하여 증착된다. 일부 실시예들에서, 화학적 기계적 폴리싱(CMP) 공정과 같은 평탄화 공정은 핀 구조체(102N1, 102N2, 102P1 및 102P2)들이 노출될 때까지 유전체 층을 걷어낸다. 그후, 에칭 프로세스를 수행하여 핀 구조체(102N1, 102N2, 102P1 및 102P2)들이 잔류된 유전체층으로부터 돌출되도록 유전체 층의 상부를 제거한다. 결과적으로, 절연 특징부(103)가 형성된다. 이것은 또한 핀 구조체(102N1, 102N2, 102P1 및 102P2)가 후속적인 작업에서 선택적으로 처리되는 것을 허용한다.
일부 실시예들에 따라, 도 1A, 2A, 및 2B에 도시된 바와같이, 하나 이상의 게이트 스택(stacks)들이 반도체 기판(100)과 핀 구조체들 위에 형성된다. 예를들어, 게이트 스택(104N, 104P)들이 형성된다. 각각의 게이트 스택(104N, 104P)들은 일부 실시예에 따라 게이트 유전체 층(106) 및 게이트 전극(108)을 포함한다. 일부 실시 예에서, 각각의 게이트 스택(104N, 104P)은 하드 마스크(110)를 포함한다. 상기 하드 마스크(110)는 게이트 스택(104N, 104P)의 형성을 위해 사용된다. 일부 실시예들에서, 하드 마스크(110)는 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물, 실리콘 카바이드, 다른 적합한 물질, 또는 이들의 조합으로 이루어진다. 일부 실시 예에서, 하드 마스크(110)는 다층 구조체를 갖는다.
일부 실시예에서, 게이트 유전체 층(106)은 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물, 고 유전 계수(high-K)를 갖는 유전체 물질, 다른 적합한 유전체 재료, 또는 이들의 조합으로 이루어진다. 고 유전 계수의 유전체 재료의 예는 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 하프늄 다이옥사이드 알루미나 합금, 하프늄 실리콘 산화물, 하프늄 실리콘 산 질화물, 하프늄 탄탈산화물, 하프늄 티탄 산화물, 하프늄 지르코늄 산화물, 높은 유전 계수 K를 갖는 다른 적합한 재료, 또는 그 조합을 포함한다. 일부 실시예들에서, 게이트 유전체 층(106)은 후속 공정에서 제거될 더미(dummy) 게이트 유전체 층이다. 더미 게이트 유전층은, 예를 들어, 산화 규소 층이다.
일부 실시예들에서, 게이트 전극(108)은 폴리 실리콘, 금속 재료, 다른 적절한 전도성 재료, 또는 이들의 조합을 포함한다. 일부 실시예들에서, 게이트 전극(108)은 더미 게이트 전극 층이며, 금속 재료와 같은 다른 전도성 재료로 대체 될 것이다. 더미 게이트 전극층은, 예를 들면, 폴리 실리콘으로 만들어진다.
일부 실시예들에서, 게이트 유전체 재료와 게이트 전극층은 상기 반도체 기판(100)과 핀 구조체(102N1, 102N2, 102P1 및 102P2) 위에 증착된다. 일부 실시예들에서, 게이트 유전체 재료와 게이트 전극층은 적합한 증착 방법을 사용하여 순차적으로 증착된다. 적합한 증착 방법은 화학 기상 증착(CVD) 프로세스, 원자 층 증착(ALD) 프로세스, 열 산화 공정, 물리적 기상 증착(PVD) 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 포함할 수 있다. 이후, 하드 마스크(110)의 도움으로, 게이트 유전체 재료와 게이트 전극 층은 게이트 유전체 층(106) 및 게이트 전극(108)을 포함하는 게이트 스택을 형성하도록 패터닝된다.
도 1B, 3A 및 3B에 도시된 바와 같이, 일부 실시예에 따른 마스크 층(113)은 게이트 스택(104P) 및 핀 구조체(102P1, 102P2) 위에 형성된다. 따라서, 게이트 스택(104P) 및 핀 구조체(102P1, 102P2)는 차단되어 핀 구조체(102P1, 102P2)에 수행되는 후속 공정 동안에 부정적인 영향을 받는 것으로부터 보호된다. 일부 실시예들에서, 마스크층(113)은 유전체 재료로 제조된다. 유전체 물질은 실리콘 질화물, 실리콘 산 질화물, 실리콘 카바이드, 다른 적합한 유전체 재료, 또는 이들의 조합을 포함 할 수 있다.
일부 실시예들에서, 마스크 재료 층은, 반도체 기판(100), 핀 구조체(102N1, 102N2, 102P1, 및 102P2), 및 게이트 스택(104N,104P) 위에 증착된다. 마스크 재료 층은 화학 기상 증착(CVD) 프로세스, 물리적 기상 증착(PVD) 프로세스, 스핀 - 온 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 사용하여 증착될 수 있다. 그 후, 마스크 재료 층은 부분적으로 포토 리소그래피 공정과 에칭 공정을 이용하여 제거된다. 예를 들어, 패터닝된 포토 레지스트 층은 (도시하지 않음), 마스크 재료 층에 형성된다. 포토 레지스트 층에 의해 덮이지 않은 마스크 재료 층의 부분은 에칭된다. 이 결과, 마스크 층(113)이 형성된다.
도 1B와 3A에 도시된 바와 같이, 스페이서 부재(112A)는 일부 실시예에 따른, 게이트 스택(104N)의 측벽 위에 형성된다. 스페이서 요소(112A)는 후속 공정에서 소스와 드레인 구조체(또는 영역)의 형성을 돕기 위해 사용될 수 있다. 일부 실시예들에서, 스페이서 요소(112A)는 실리콘 질화물, 실리콘 산 질화물, 실리콘 카바이드, 다른 적합한 물질, 또는 이들의 조합으로 만들어진다.
일부 실시예들에서, 스페이서 층은 반도체 기판(100), 핀 구조체(102N1, 102N2, 102P1, 102P2) 및 게이트 스택(104N, 104P) 위에 증착된다. 상기 스페이서 층은 CVD 프로세스, PVD 프로세스, 스핀 - 온 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 이용하여 증착될 수 있다. 그런 다음, 예컨대 이방성 에칭 프로세스와 같은 에칭 프로세스로, 부분적으로 스페이서 층을 제거한다. 결과적으로, 게이트 스택(104N)의 측벽 위에 남은 스페이서 층 부분은 스페이서 요소(112A)를 형성한다.
도 3A, 3B에 도시된 바와 같이, 일부 실시예들에 따라, 지지요소(112B)는 상기 핀 구조체(102N1, 102N2) 및 측벽 위에 형성된다. 상기 지지요소(112B)는 후속 공정에서 소스와 드레인 구조체(또는 영역)의 성장을 돕기 위해 사용될 수 있다. 일부 실시 예들에서, 상기 지지요소(112B)는 실리콘 질화물, 실리콘 산 질화물, 실리콘 카바이드, 다른 적합한 물질, 또는 이들의 조합으로 만들어진다.
일부 실시예들에서, 재료 층이, 반도체 기판(100)과 게이트 스택(104N, 104P), 핀 구조체(102N1, 102N2, 102P1, 102P2) 위에 증착된다. 상기 재료 층은 CVD 프로세스, PVD 프로세스, 스핀 - 온 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 이용하여 증착될 수 있다. 그 후, 예컨대 이방성 에칭 프로세스와 같은 에칭 프로세스로, 부분적으로 상기 재료층을 제거한다. 결과적으로, 핀 구조체(102N1, 102N2)의 측벽 위에 남은 재료층의 부분이 지지요소(112B)를 형성한다.
일부 실시예들에서, 마스크 층(113), 스페이서 요소(112A), 및 지지요소 (112B)는 동일 유전체층의 부분들이다. 일부 실시예들에서, 유전체 층은, 반도체 기판(100), 핀 구조체(102N1, 102N2, 102P1, 102P2) 및 게이트 스택(104N, 104P) 위에을 증착된다. 일부 실시예들에서, 유전체 층은 CVD 프로세스, PVD 프로세스, 스핀 - 온 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 사용하여 증착된다. 일부 실시 예에서, 유전체 층은 복수의 서브-층을 포함한다.
이후, 패터닝된 포토 레지스트 층은 (미도시) 게이트 스택(104P)과 상기 핀 구조체(102P1, 102P2)의 유전체 층 부분 위에 형성된다. 그런 다음, 이방성 에칭 프로세스는 포토 레지스트 층에 의해 덮히지 않은 유전체층 부분을 에치 백(etch back)하기 위해 수행된다. 결과적으로, 게이트 스택(104N)의 측벽 위의 유전체층의 나머지 부분은 스페이서 요소(112A)를 형성한다. 핀 구조체(102P1, 102P2)의 측벽 위에 남은 유전체 층 부분은 지지요소(112B)를 형성한다. 포토 레지스트 층 아래의 유전체 층의 잔여 부분은 마스크 층(113)을 형성한다. 이 경우에, 스페이서 요소(112A), 지지요소(112B), 및 마스크 층(113)은 동일한 재료로 만들어진다. 일부 실시예들에서, 포토 레지스트 층은 스페이서 요소(112A)와 지지요소(112B)의 형성 후에 제거된다.
본 발명의 실시예들은 위에 설명한 실시예들에 한정되지 않고 다양한 변형을 가질 수 있다. 일부 실시예들에서, 스페이서 요소(112A)가 형성되지 않는다. 일부 다른 실시예들에서는 지지요소(112B)가 형성되지 않는다. 일부 다른 실시예들에서는 스페이서 요소(112A)나 지지요소(112B)도 형성되지 않는다.
도 1B, 4A, 및 4B에 도시된 바와 같이, 일부 실시예들에 따라 핀 구조체(102N1, 102N2)의 일부분은, 핀 구조체(102N1, 102N2)를 낮추기 위해 제거되어 요홈(114)을 형성한다. 상기 핀 구조체(102N1, 102N2)의 요홈을 형성하는 동안에, 핀 구조체(102N1, 102N2)들은 마스크 층(113)에 의해 차단되거나 보호된다. 그러므로, 핀 구조체(102N1, 102N2)들은 손상으로부터 보호된다.
일부 실시예들에서, 상기 핀 구조체(102N1, 102N2)는 지지요소(112B)의 상단보다 아래로 오목하게 된다. 일부 실시예들에서, 상기 핀 구조체(102N1, 102N2)는 분리 특징부(103)의 상면 아래의 레벨로 오목하게 된다. 에칭 프로세스가 요홈(114)을 형성하도록 사용된다. 그러나, 본 발명의 실시예들은 많은 변형예들을 가짐을 이해해야 한다. 일부 다른 실시예들에서, 상기 핀 구조체(102N1, 102N2)들은 요홈(114)을 형성하기 위해 부분적으로 제거되지 않는다.
도 1C, 5A, 및 5B에 도시된 바와 같이, 소스/드레인 구조체(116N1, 116N2)들은 각각 일부 실시예들에 따라, 상기 핀 구조체(102N1, 102N2) 위에 형성된다. 일부 실시 예들에서, 반도체 재료는 요홈(114)에서 적층 성장하며, 요홈(114)에서 계속하여 성장하여 소스/드레인 구조체(116N1, 116N2)를 형성한다. 지지요소(112B)는 소스/드레인 구조체(116N1, 116N2)의 성장을 조절하는 템플릿으로서 작용한다. 도 1C, 5A, 및 5B에 도시된 바와 같이, 지지요소(112B)는 소스/드레인 구조체(116N1, 116N2)의 하부를 커버한다. 일부 실시예들에서, 지지요소(112B)는 소스/드레인 구조체(116N1, 116N2)와 직접 접촉한다.
일부 실시예들에서, 상기 소스/드레인 구조체(116N1, 116N2)가 성장하는 동안에 핀 구조체(102P1, 102P2)들은 마스크 층(113)에 의해 차단되거나 보호된다. 따라서, 반도체 재료는 핀 구조체(102P1, 102P2)에서 성장되는 것이 방지된다.
일부 실시예들에서, 소스/드레인 구조체(116N1, 116N2)는 지지요소(112B) 위에 돌출된다. 상기 소스/드레인 구조체(116N1, 116N2)는 변형적으로 상승된 소스 및 드레인 특징으로 지칭될 수 있다. 일부 실시예들에서, 소스/드레인 구조체(116N1, 116N2)는 변형된 구조체들이다. 상기 소스/드레인 구조체(116N1, 116N2)는 소자의 캐리어 이동성을 향상시키고 소자 성능을 향상시키기 위해 게이트 스택(104N) 밑의 채널 영역에 응력이나 변형을 부여한다.
일부 실시예들에서, 소스/드레인 구조체(116N1, 116N2)는 n-형 반도체 재료이다. 소스/드레인 구조체(116N1, 116N2)는 에피택셜 성장 실리콘, 에피택셜 성장 실리콘 인(SiP), 또는 다른 적절한 에피택셜 성장 반도체 재료를 포함할 수 있다. 소스/드레인 구조체(116N1, 116N2)는 n-형 반도체 재료에 한정되지 않는다. 일부 다른 실시예들에서, 소스/드레인 구조체(116N1, 116N2)는 p-형 반도체 재료이다. 예를 들어, 구조체(116N1, 116N2)는 에피택셜 성장된 실리콘 게르마늄을 포함할 수 있다.
일부 실시예들에서, 소스/드레인 구조체(116N1, 116N2)는 선택적 에피택셜 성장(SEG) 프로세스, CVD 공정(예를들어, 기상 에피택시(VPE) 프로세스, 저압 화학적 기상 증착(LPCVD) 프로세스 및/또는 초고 진공 CVD(UHV-CVD) 프로세스), 분자 빔 에피택시 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 포함한다. 소스/드레인 구조체(116N1, 116N2)의 형성 프로세스는 그 아래의 핀 구조체(102P1, 102P2)의 조성물과 상호 작용할 수 있는 기체 및/또는 액체 전구체를 사용할 수 있다.
일부 실시예들에서, 소스/드레인 구조체(116N1, 116N2)는 하나 이상의 적합한 도펀트로 도핑된다. 예를 들어, 소스/드레인 구조체(116N1, 116N2)는 인(P), 안티몬(Sb), 또는 다른 적절한 도펀트로 도핑된 실리콘 소스/드레인 특징부들이다. 변형적으로, 소스/드레인 구조체(116N1, 116N2)는 붕소(B) 또는 다른 적합한 도펀트로 도핑된 SiGe 소스/드레인 특징부들이다.
일부 실시예들에서, 소스/드레인 구조체(116N1, 116N2)는 그 소스/드레인 구조체(116N1, 116N2)가 성장하는 동안에 현장에서 도핑된다. 일부 다른 실시예들에서, 소스/드레인 구조체(116N1, 116N2)는, 소스/드레인 구조체(116N1, 116N2)가 성장하는 동안 도핑되지 않는다. 상기 소스/드레인 구조체(116N1, 116N2)가 형성된 다음에, 그 소스/드레인 구조체(116N1, 116N2)는 후속적인 프로세스에서 도핑된다. 일부 실시예들에서, 도핑은 이온 주입 프로세스, 플라즈마 침지 이온 주입 프로세스, 가스 및/또는 고체 소스 확산 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 이용함으로써 달성된다. 일부 실시예들에서, 소스/드레인 구조체(116N1, 116N2)는 더욱 도펀트 활성화하기 위해 어닐링 프로세스에 노출된다. 예를 들어, 급속 열 어닐링 프로세스가 수행된다.
도 1C, 6A, 및 6B에 도시된 바와 같이, 일부 실시 예에 따라, 반도체 보호층(118)은 소스/드레인 구조체(116N1, 116N2) 위에 형성된다. 상기 반도체 보호층(118)은 세정 프로세스 및/또는 에칭 프로세스 등의 후속 공정 동안에 소스/드레인 구조체(116N1, 116N2)를 손상으로부터 보호하도록 사용된다. 따라서, 소스/드레인 구조체(116N1, 116N2)의 크기 또는 형태는 후속 세정 공정 및/또는 에칭 처리 후에도 유지될 수 있다. 반도체 소자의 성능 및 신뢰성이 향상된다.
일부 실시예들에서, 반도체 보호층(118)은 탄소를 포함한다. 일부 실시예들에서, 반도체 보호층(118)은 소스/드레인 구조체(116N1, 116N2) 보다 큰 탄소의 원자 농도를 갖는다. 일부 다른 실시예들에서, 탄소의 원자 농도는 약 1 % 내지 약 10 % 범위이다. 일부 다른 실시예들에서, 탄소의 원자 농도는 약 1.5 % 내지 약 45 %의 범위에 있다. 어떤 경우에는, 탄소의 원자 농도가 약 1 % 미만이면, 반도체 보호층(118)은 후속 세정 공정 및/또는 에칭 프로세스를 계속할 수 없을 수도 있다. 그 결과, 그 밑의 소스/드레인 구조체(116N1, 116N2)가 손상될 수도 있다.
일부 실시예들에서, 반도체 보호층(118)은 다양한 농도 구배 프로파일을 갖는다. 일부 실시예들에서, 반도체 보호층(118)의 탄소의 원자 농도가 반도체 보호층(118)의 표면(119)으로부터 소스/드레인 구조체(116N1 또는 116N2)를 향하여 점차 감소된다.
일부 실시예들에서, 소스/드레인 구조체(116N1 또는 116N2)는 n-형 반도체 재료이다. 이러한 경우, 반도체 보호층(118)은 탄소 도핑된 게르마늄 층 또는 탄소 도핑된 실리콘 층을 포함할 수 있다. 일부 실시예들에서, 소스/드레인 구조체(116N1 또는 116N2)는 p-형 반도체 재료이다. 이러한 경우, 반도체 보호층(118)은 탄소로 도핑된 실리콘 게르마늄 층을 포함할 수 있다.
반도체 보호층(118)의 두께는 정밀하게 제어되어야 한다. 일부 실시예들에서, 반도체 보호층(118)은 약 2 내지 약 10 nm 범위의 두께를 갖는다. 일부 경우에는, 반도체 보호층(118)의 두께가 약 2 nm 보다 작으면, 반도체 보호층(118)은 이후의 세정 및/또는 에칭 프로세스에 의해 소스/드레인 구조체(116N1, 116N2)가 손상되는 것을 방지할 수 없게 될 수 있다. 일부 다른 경우에, 상기 반도체 보호층(118)의 두께가 10nm 보다 큰 경우에는, 반도체 소자의 전기적 품질에 부정적인 영향을줄 수도 있다.
그러나, 본 발명의 실시예는 상술한 실시예에 한정되지 않는다는 것을 이해해야 한다. 일부 다른 실시예들에서, 반도체 보호층(118)은 약 0.5 내지 약 15 nm 두께 범위를 갖는다.
일부 실시예들에서, 반도체 보호층(118)은 소스/드레인 구조체(116N1, 116N2)에서 에피택셜 성장된다. 그러므로, 반도체 보호층(118)은 소스/드레인 구조체(116N1, 116N2)와 직접 접촉한다. 일부 실시예들에서, 반도체 보호층(118)은 소스/드레인 구조체(116N1, 116N2)의 노출된 표면을 커버한다. 일부 실시예들에서, 반도체 보호층 (118)은 지지요소(112B)에 의해 커버된 소스/드레인 구조체(116N1, 116N2)의 하부를 커버하지 않는다.
일부 실시예에서, 반도체 보호층(118)은 선택적 에피택셜 성장(SEG) 프로세스, CVD 프로세스(예를 들어, 기상 에피택시(VPE) 프로세스, 저압 화학 증착 (LPCVD) 프로세스, 및/또는 초고 진공 CVD (UHV-CVD) 프로세스), 분자 빔 에피택시 프로세스, 다른 적용가능한 프로세스, 또는 이들의 조합에 의해 형성된다. 반도체 보호층(118)의 형성 프로세스는, 그 밑의 소스/드레인 구조체(116N1, 116N2)의 조성물과 상호 작용할 수 있는 기체 및/또는 액체 전구체를 사용할 수 있다. 반도체 보호층(118)을 형성하는데 사용되는 전구체는 SiH2Cl2, SiH4, Si2H6, Si3H8, GeH4, SiH3CH3, 다른 적합한 전구체, 또는 이들의 조합을 포함할 수 있다. 프로세스의 매개 변수를 미세 조정함으로써, 반도체 보호층(118)의 조성물은 요구 조건을 충족시키기 위해 변경될 수 있다.
일부 실시예들에서, 소스/드레인 구조체(116N1, 116N2)과 반도체 보호층(118)은 동일한 프로세스 챔버 내에서 현장에서 형성된다. 도 10은 일부 실시예에 따른 프로세스 챔버(302)의 단면도이다. 일부 실시예들에서, 두 소스/드레인 구조체(116N1, 116N2)와 반도체 보호층(118)은 프로세스 챔버(302)에서 형성된다. 일부 실시예들에서, 도 1B에 도시된 구조체는 소스/드레인 구조체(116N1, 116N2)를 형성하기 위한 프로세스 챔버(302)로 이송된다. 소스/드레인 구조체(116N1, 116N2)를 형성한 다음, 반도체 기판(100)은 프로세스 챔버(302)에서 꺼내지지 않는다. (전구체 가스와 같은) 프로세스의 하나 이상의 매개 변수는 소스/드레인 구조체(116N1, 116N2)의 노출된 표면에 반도체 보호층(118)을 직접 성장시키도록 변경된다.
도 1D, 7A, 및 7B에 도시된 바와 같이, 일부 실시예에 따라, 마스크 층(120)은 게이트 스택(104N), 반도체 보호층(118) 및 지지요소(112B) 위에 형성된다. 마스크 층(120)은 게이트 스택(104P) 및 핀 구조체(102P1, 102P2) 위의 마스크 층(113)을 노출시키는 개구부를 갖는다. 따라서, 게이트 스택(104N)과 반도체 보호층(120)은 차단되어 핀 구조체(102P1, 102P2)에 대해 수행되는 후속 프로세스 동안에 부정적인 영향을 받는 것으로부터 보호된다. 일부 실시예들에서, 마스크 층(120)은 유전체 재료로 제조된다. 유전체 재료는 실리콘 질화물, 실리콘 산 질화물, 실리콘 카바이드, 다른 적합한 유전체 재료, 또는 이들의 조합을 포함할 수 있다. 마스크 층(120)은, 마스크 층(113)을 형성하는데 사용된 것과 유사한 방법을 이용하여 형성될 수 있다.
그런 다음, 도 1D와 7A에 도시된 바와같이. 스페이서 요소(122)는 일부 실시예에 따라, 게이트 스택(104P) 측벽 위에 형성된다. 상기 스페이서 요소(122)의 재료 및 형성 방법은, 스페이서 요소(112A)의 것과 유사할 수 있다. 예를 들어, 포토레지스트 층은 (도시하지 않음) 마스크 층(120)을 패터닝하도록 사용된다. 패터팅된 마스크 층(120)은 마스크 층(113)을 노출시키는 개구부(도 1C 또는 도 6A)를 갖는다. 일부 실시예들에서, 이방성 에칭 프로세스가 노출된 마스크 층(113)을 부분적으로 제거하기 위해 수행된다. 그 결과, 스페이서 요소(122)가 형성된다. 일부 실시예들에서, 포토레지스트 층 때문에, 마스크 층(120)은 도 7B에 도시된 바와같이, 스페이서 요소(122)의 형성시 에칭되지 않는다. 그 후, 포토 레지스트 층은 일부 실시예들에서 제거된다.
일부 실시예들에서, 원래 핀 구조체(102P1, 102P2)의 측벽 상에 위치된 마스크 층(113) 부분은 스페이서 요소(122)의 형성 후에 제거된다. 상기 핀 구조체(102P1, 102P2)의 측벽 위에는 지지요소가 형성되지 않는다. 그러나, 본 발명의 실시예들은 이에 한정되지 않는다는 것을 알아야 한다. 일부 다른 실시예들에서, 지지요소(112B)와 유사한 지지요소들이 핀 구조체(102P1, 102P2)의 측벽들 위에 형성된다.
도 1D와 7A에 도시된 바와 같이, 일부 실시예들에 따라, 핀 구조체(102P1, 102P2)의 부분들이 상기 핀 구조체(102P1, 102P2)를 낮추기 위해 제거되어 요홈(124)을 형성한다. 핀 구조체(102P1, 102P2)의 요홈을 형성하는 동안에, 소스/드레인 구조체(116N1, 116N2) 위의 반도체 보호층(118)은 도 1D, 7A 및 7B에 도시된 바와 같이 마스크 층(120)에 의해 차단 또는 보호된다. 그러므로, 반도체 보호층(118)이 손상되는 것이 방지된다.
일부 실시예들에서, 상기 핀 구조체(102P1, 102P2)는 절연 특징부(103)들의 상면들 밑의 수준으로 요홈이 형성된다. 일부 실시예들에서, 에칭 프로세스가 그 요홈(124)들을 형성하도록 사용된다. 본 발명의 실시예들은 많은 변형예들을 갖는다. 일부 다른 실시예들에서, 핀 구조체(102P1, 102P2)는 요홈(124)들을 형성하기 위해 부분적으로 제거되지 않는다.
일부 실시예들에 따라, 도 1E와 8A에 도시된 바와 같이, 소스/드레인 구조체(126N1, 126N2)들은 핀 구조체(102P1, 102P2) 위에 각각 형성된다. 일부 실시예들에서, 반도체 재료는 요홈(124) 상에 또는 그 위에 에피택셜 성장되어서 소스/드레인 구조체(126N1, 126N2)들을 형성하게 된다. 일부 실시예들에서, 소스/드레인 구조체(126N1, 126N2)들의 성장을 돕도록 지지요소가 사용되지 않는다. 일부 다른 실시예들에서는 지지요소가 사용된다.
소스/드레인 구조체(126N1, 126N2)들이 성장하는 동안에, 일부 실시예들에서 반도체 보호층(118)은 마스크 층(120)에 의해 차단 또는 보호된다. 따라서, 반도체 재료가 반도체 보호층(118) 상에서 성장되는 것이 방지된다.
일부 실시예들에서, 소스/드레인 구조체(126N1, 126N2)들은 절연 특징부(103) 위에 돌출된다. 소스/드레인 구조체(126N1, 126N2)들은 변형적으로 상승된 소스와 드레인 특징부로서 지칭될 수 있다. 일부 실시예들에서, 소스/드레인 구조체(126N1, 126N2)들은 구조체 변형된다. 상기 소스/드레인 구조체(126N1, 126N2)들은 소자의 캐리어 이동성을 향상시키고 소자의 성능을 향상시키기 위해 게이트 스택(104P) 아래의 채널 영역에 응력이나 변형을 부여한다.
일부 실시예들에서, 소스/드레인 구조체(126N1, 126N2)들은 p-형 반도체 재료이다. 상기 소스/드레인 구조체(126N1, 126N2)들은 에피택셜 성장된 실리콘 게르마늄을 포함할 수 있다. 상기 소스/드레인 구조체(126N1, 126N2)들은 p-형 반도체 재료에 한정되지 않는다. 일부 다른 실시예들에서, 소스/드레인 구조체(126N1, 126N2)들은 n-형 반도체 재료이다. 예를 들어, 상기 구조체(126N1, 126N2)들은 에피택셜 성장된 실리콘, 에피택셜 성장된 실리콘 인(SiP), 또는 다른 적절한 에피택셜 성장된 반도체 재료를 포함할 수 있다.
일부 실시예들에서, 상기 소스/드레인 구조체(126N1, 126N2)은 선택적 에피택셜 성장(SEG) 프로세스, CVD 프로세스(예를 들어, 기상 에피택시(VPE) 프로세스, 저압 화학 기상 증착(LPCVD) 프로세스 및/또는 초고 진공 CVD (UHV-CVD) 프로세스), 분자빔 에피택시 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 포함한프로세스를 사용하여 형성된다. 소스/드레인 구조체(126N1, 126N2)의 형성 프로세스는 상기 핀 구조체(102P1, 102P2) 아래의 조성물과 상호 작용할 수 있는 기체 및/또는 액체 전구체를 사용할 수 있다.
일부 실시예들에서, 소스/드레인 구조체(126N1, 126N2)는 하나 이상의 적합한 도펀트로 도핑된다. 예를 들어, 소스/드레인 구조체(126N1, 126N2)는 붕소(B) 또는 다른 적합한 도펀트로 도핑된 SiGe 소스/드레인 특징부이다. 변형적으로, 소스/드레인 구조체(126N1, 126N2)는 인(P), 안티몬(Sb), 또는 다른 적절한 도펀트로 도핑된 실리콘 소스/드레인이다.
일부 실시예들에서, 소스/드레인 구조체(126N1, 126N2)는, 그 소스/드레인 구조체(126N1, 126N2)의 성장 동안 현장에서 도핑된다. 일부 다른 실시예들에서, 소스/드레인 구조체(126N1, 126N2)는, 그 소스/드레인 구조체(126N1, 126N2)의 성장 동안 도핑되지 않는다. 소스/드레인 구조체(126N1, 126N2)의 형성후, 소스/드레인 구조체(126N1, 126N2)들은 후속 프로세스에서 도핑된다. 일부 실시예들에서, 도핑은 이온 주입 프로세스, 플라즈마 침지 이온 주입 프로세스, 가스 및/또는 고체 소스 확산 프로세스, 다른 적용가능한 프로세스, 또는 이들의 조합을 이용함으로써 달성된다. 일부 실시 예들에서, 소스/드레인 구조체(126N1, 126N2)는 도펀트를 활성화시키기 위해 어닐링 프로세스에 노출된다. 예를 들어, 급속 열 어닐링 프로세스가 수행된다.
도 1E, 8A, 밍 8B에 도시된 바와 같이. 반도체 보호층(128)은 일부 실시예들에 따라, 소스/드레인 구조체(126N1, 126N2) 위에 형성된다. 반도체 보호층(128)은 세정 프로세스 및/또는 에칭 프로세스 등의 후속 프로세스로 부터 손상되는 소스/드레인 구조체(126N1, 126N2)를 보호하는데 사용된다. 따라서, 소스/드레인 구조체(126N1, 126N2)의 크기 또는 형태는 후속 세정 프로세스 및/또는 에칭 처리 후 유지될 수 있다. 반도체 소자의 성능 및 신뢰성이 개선된다.
일부 다른 실시예들에서 반도체 보호층(118)과 비교할 때 일부 실시예에서, 반도체 보호층(128)은 소스/드레인 구조체(126N1, 126N2)의 더 큰 표면적을 덮는다. 일부 다른 실시예에서, (도시되지 않은) 지지요소들이 소스/드레인 구조체(126N1, 126N2)의 형성을 돕도록 형성된다. 이러한 경우에, 반도체 보호층(128),(118)들 모두는 대응하는 소스/드레인 구조체들의 같은 표면 영역을 커버할 수 있다.
일부 실시예들에서, 반도체 보호층(128)은 탄소를 포함한다. 일부 실시예들에서, 반도체 보호층(128)은 반도체 보호층(118)의 것과 유사한 재료로 만들어진다. 일부 실시예들에서, 반도체 보호층(118),(128)의 재료는 동일하다. 일부 다른 실시예들에서, 반도체 보호층(118),(128)의 재료는 다르다. 일부 실시예들에서, 반도체 보호층(118)은 실리콘 및 탄소를 포함한다. 일부 실시예들에서, 반도체 보호층(128)은 실리콘, 탄소, 및 게르마늄을 포함한다.
일부 실시예들에서, 반도체 보호층(128)은 농도 구배 또는 변화 프로파일을 갖는다. 일부 실시예들에서, 반도체 보호층(128)의 탄소의 원자 농도가 반도체 보호층(128)의 표면으로부터 점차 소스/드레인 구조체(126N1, 126N2)를 향한 방향을 따라 감소한다.
반도체 보호층(128)의 두께는 정밀하게 제어되어야 한다. 일부 실시예들에서, 반도체 보호층(128)은 약 2 내지 약 20 nm 내지 범위의 두께를 갖는다. 일부 경우에 있어서, 반도체 보호층(128)의 두께는 약 2 nm 미만인 경우, 반도체 보호층(128)은 후속적인 세정 프로세스 또는 및/또는 에칭 프로세스에 의해 소스/드레인 구조체(126N1, 126N2)이 손상되는 것을 방지할 수 없게 될 수 있다. 일부 실시예들에서, 반도체 보호층(128)의 두께가 10nm 정도보다 큰 경우에는, 반도체 소자의 전기적 품질이 부정적인 영향을 받을 수도 있다.
그러나, 본 발명의 실시예들은 상술한 실시예에 한정되지 않는다는 것을 알아야 한다. 일부 다른 실시예들에서, 반도체 보호층(128)은 약 0.5 내지 약 15 nm 내지 범위의 두께를 갖는다.
일부 실시예들에서, 반도체 보호층(128)은 소스/드레인 구조체(126N1, 126N2) 상에 에피택셜 성장된다. 그러므로, 반도체 보호층(128)은 소스/드레인 구조체(126N1, 126N2)와 직접 접촉된다. 일부 실시예들에서, 반도체 보호층(128)은 소스/드레인 구조체(126N1, 126N2)의 노출된 표면을 커버한다. 일부 실시예들에서, 반도체 보호층(128)은 상기 절연 특징부(103) 위에서 소스/드레인 구조체(126N1, 126N2)의 하부를 커버한다.
일부 실시예들에서, 반도체 보호층(128)은 선택적 에피택션 성장(SEG) 프로세스, CVD 프로세스(예를 들어, 기상 에피택시(VPE) 프로세스, 저압 화학 기상 증착(LPCVD) 프로세스, 및/또는 초고 진공 CVD (UHV-CVD) 프로세스), 분자빔 에피택시 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 포함한 프로세스를 사용하여 형성된다. 반도체 보호층(128)의 형성 공정은, 소스/드레인 구조체(126N1, 126N2)의 조성물과 상호 작용할 수 있는 그 아래의 기체 및/또는 액체 전구체를 사용할 수 있다. 반도체 보호층(128)을 형성하는데 사용되는 전구체는 SiH2Cl2, SiH4, Si2H6, Si3H8, GeH4, SiH3CH3, 다른 적합한 전구체, 또는 이들의 조합을 포함할 수 있다. 프로세스의 매개 변수를 미세 조정함으로써, 반도체 보호층(128)의 조성물은 요구 조건을 충족시키기 위해 변경될 수 있다. 일부 실시예들에서, 소스/드레인 구조체(126N1, 126N2)와 반도체 보호층(128)은 동일한 프로세스 챔버 내에서 현장에서 형성된다.
이후로는, 도 1F, 9A, 및 9B에 도시된 바와같이, 마스크 층(120)은 일부 실시 예에 따라, 게이트 스택(104N)과 반도체 보호층(118)을 노출시키도록 제거된다. 일부 실시예들에서, 에칭 프로세스가 마스크 층(120)을 제거하기 위해 사용된다. 상기 에칭 프로세스는 습식 에칭 프로세스, 건식 에칭 프로세스 또는 이들의 조합을 포함할 수 있다. 반도체 보호층(118) 및 (128)의 보호 덕분에, 소스/드레인 구조체(116N1, 116N2, 126N1, 126N2)들은 에칭 프로세스 및/또는 다른 관련된 세정 프로세스 동안에 손상 또는 심각한 손상없이 보호된다. 반도체 소자의 성능 및 신뢰성이 개선된다.
그 후, 여러가지의 프로세스들이 반도체 소자의 형성을 마무리하기 위해 수행될 수 있다. 상기 프로세스는 예를 들면, 컨택트 홀 형성 프로세스, 금속 실리사이드 프로세스, 게이트 교체 프로세스, 다른 적절한 프로세스, 또는 이들의 조합을 포함한다. 이러한 프로세스는 소스/드레인 구조체(116N1, 116N2, 126N1, 126N2) 위에 화학 세정제또는 에칭제를 도포하는 것을 포함할 수 있다. 이들의 경우, 반도체 보호층(118) 및/또는 (128)들은 그 밑의 구조체가 손상되는 것으로부터 보호할 수 있다. 이로써 반도체 소자의 성능 및 신뢰성이 향상된다.
일부 실시예들의 경우, 반도체 보호층(118) 또는 (128)의 일부분은 다른 반도체 보호층(118) 또는 (128)의 다른 부분 보다 얇게 된다. 예를들어, 컨택트 홀에 의해 노출된 반도체 보호층(118) 또는 (128)의 부분은 더 얇을 수 있다. 반도체 보호층(118) 또는 (128)의 노출된 부분은 에칭 프로세스 및/또는 세정 프로세스 후에 손상되거나 소모될 수 있다. 그 결과 반도체 보호층(118) 또는 (128)의 일부분은 더 얇게 될 수 있다.
도 11은 일부 실시예에 따른, 반도체 소자를 형성하기 위한 단계의 프로세스의 단면도이다. 도 11에 도시된 구조체는 도 1A-1F, 2A-9A, 및 2B-9B에서 설명한 방법을 사용하여 형성될 수 있다. 일부 실시예들에서, 유전체 층(402)은 증착 및 콘택트 홀(404)을 형성하도록 증착 및 패터닝된다. 도 11의 우측은 유전체층(402)에 의해 덮혀진 반도체 보호층(118)의 일부를 도시한다. 도 11의 좌측은 콘택트 홀(404)에 의해 노출된 참조 번호 118'로 표시된) 반도체 보호층의 일부를 도시한다. 일부 실시예들에서, 반도체 보호층(118')의 부분은 유전체층(402)에 의해 덮여 반도체 보호층(118) 부분보다 더 얇다. 이들의 경우에, 반도체 보호층(118) 또는 (128)의 제1 부분은 반도체 보호층(118) 또는 (128)의 제2 부분 보다 더 얇다. 일부 실시예들에서, 상기 제1 부분은 컨택트 홀 밑에 있다.
그러나, 본 발명의 실시예들은 상술한 실시예에 한정되지 않는다는 것을 알아야 한다. 일부 실시예들에서, 콘택트 홀(404)에 의해 노출된 반도체 보호층(118')의 부분은, 콘택 홀(404)에 의해 노출되지 않는 반도체 보호층(118)의 것과 사실상 같은 두께를 갖는다. 이들의 경우, 컨택트 홀(404)을 형성하기 위한 에칭 및/또는 세정 프로세스는 노출된 반도체 보호층(118)을 소모시키거나 실질적으로 손상시키지 않는다.
본 발명의 실시예들은 핀 구조체(또는 상승 된 소스/드레인 구조체)를 가진 반도체 소자의 구조체 및 형성 방법을 제공한다. 반도체 보호층은 핀 구조체 위에 형성된다. 반도체 보호층은 핀 구조체에 현장에서 성장될 수 있다. 반도체 보호층은 탄소를 포함하고, 하층의 핀 구조체에서 보다 더 큰 탄소의 원자 농도를 갖는다. 반도체 보호층은 에칭 및/또는 세정 프로세스 동안에 핀 구조체가 손상되거나 심각하게 손상되는 것을 방지할 수 있다. 따라서, 반도체 소자의 성능 및 신뢰성이 개선된다.
일부 실시예에 따라, 반도체 소자가 제공된다. 반도체 소자는 반도체 기판 및 그 반도체 기판 위에 핀 구조체를 포함한다. 반도체 소자는 또한 핀 구조체의 일부분을 덮는 게이트 스택과, 그 게이트 스택에 인접하고 핀 구조체의 부분 위의 에피택셜 성장된 소스/드레인 구조체를 포함한다. 상기 반도체 소자는 에피택셜 성장된 소스/드레인 구조체 위에 반도체 보호층을 포함한다. 상기 반도체 보호층은 에피택셜 성장된 소스/드레인 구조체보다 더 큰 탄소의 원자 농도를 갖는다.
일부 실시예에 따라, 반도체 소자가 제공된다. 반도체 소자는 반도체 기판 및 그 반도체 기판 위에 제1 핀 구조체를 포함한다. 반도체 소자는 또한 제1 핀 구조체 위에 제1 에피 택셜 성장 소스/드레인 구조체를 포함한다. 상기 반도체 소자는 반도체 기판 위의 제2 핀 구조체와, 상기 제2 핀 구조체 위에 제2 에피택셜 성장된 소스/드레인 구조체를 포함한다. 또한, 반도체 소자는 제1 에피택셜 성장된 소스/드레인 구조체 위에 제1 반도체 보호층을 포함하고, 상기 제1 반도체 보호층은 제1 에피택셜 성장된 소스/드레인 구조체보다 더 큰 탄소의 원자 농도를 갖는다. 상기 반도체 소자는 제2 에피택셜 성장된 소스/드레인 구조체 위에 제2 반도체 보호층을 포함하고, 제2 반도체 보호층은 제2 에피택셜 성장된 소스/드레인 구조체보다 더 큰 탄소의 원자 농도를 갖는다.
일부 실시 예에 따라, 반도체 소자를 형성하는 방법이 제공된다. 상기 방법은 반도체 기판 위에 핀 구조체를 형성하고, 반도체 기판 위에 게이트 스택을 형성하며, 상기 핀 구조체의 일부를 덮는 것을 포함한다. 또한, 상기 방법은 게이트 스택에 인접하여 핀 구조체 위에 소스/드레인 구조체를 에피택셜 성장시키는 것을 포함한다. 상기 방법은 소스/드레인 구조체 위에 반도체 보호층을 형성하는 단계를 더 포함한다. 반도체 보호층은 탄소를 포함한다.
상기한 실시예의 특징들은 본 기술 분야의 숙련자들이 본 발명의 양태를 이해할 수 있도록 설명합니다. 당업자들은 여기에 소개된 실시예들과 동일한 목적을 수행하고 및/또는 잇점들을 얻기 위한 다른 프로세서와 구조체 변경 또는 설계를 위한 기초로서 본 발명을 쉽게 이용할 수 있음을 이해해야 한다. 당업자는 또한 그러한 균등한 구조체가 본 발명의 사상 및 범주를 벗어나지 않는다는 것과, 이들은 본 발명의 기술적 사상 및 범위를 벗어나지 않고 다양한 변화, 대체, 및 변경을 할 수 있음을 이해해야 한다.

Claims (10)

  1. 반도체 소자 구조체에 있어서,
    반도체 기판;
    상기 반도체 기판 위의 핀 구조체;
    상기 핀 구조체의 일부를 덮는 게이트 스택;
    상기 게이트 스택에 인접하고 상기 핀 구조체 위에 있는 에피택셜 성장된 소스/드레인 구조체; 및
    상기 에피택셜 성장된 소스/드레인 구조체 위의 반도체 보호층을 포함하며,
    상기 반도체 보호층은 상기 에피택셜 성장된 소스/드레인 구조체보다 더 큰 탄소의 원자 농도를 갖는 것인, 반도체 소자 구조체.
  2. 제1항에 있어서, 상기 반도체 보호층은 상기 에피택셜 성장된 소스/드레인 구조체와 직접 접촉하는 것인, 반도체 소자 구조체.
  3. 제1항에 있어서, 상기 반도체 보호층은 i) 실리콘과 탄소 또는 ii) 실리콘, 탄소 및 게르마늄을 포함하는 것인, 반도체 소자 구조체.
  4. 제1항에 있어서, 상기 반도체 보호층의 상기 탄소의 원자 농도는 1% 내지 10% 범위인 것인, 반도체 소자 구조체.
  5. 제1항에 있어서, 상기 반도체 보호층의 상기 탄소의 원자 농도는 상기 반도체 보호층의 표면으로부터 상기 에피택셜 성장된 소스/드레인 구조체를 향한 방향을 따라 점차 감소하는 것인, 반도체 소자 구조체.
  6. 제1항에 있어서, 상기 에피택셜 성장된 소스/드레인 구조체의 하부를 덮는 지지요소들을 더 포함하며, 상기 지지요소들은 상기 에피택셜 성장된 소스/드레인 구조체와 직접 접촉하고, 상기 지지요소들은 상기 반도체 보호층과 상기 반도체 기판 사이에 있는 것인, 반도체 소자 구조체.
  7. 제1항에 있어서, 상기 반도체 보호층은 제1 부분과 제2 부분을 포함하고, 상기 제1 부분은 상기 제2 부분 보다 더 얇은 것인, 반도체 소자 구조체.
  8. 반도체 소자에 있어서,
    반도체 기판;
    상기 반도체 기판 위의 제1 핀 구조체;
    상기 제1 핀 구조체 위의 에피택셜 성장된 제1 소스/드레인 구조체;
    상기 반도체 기판 위의 제2 핀 구조체;
    상기 제2 핀 구조체 위의 에피택셜 성장된 제2 소스/드레인 구조체;
    상기 에피택셜 성장된 제1 소스/드레인 구조체 위의 제1 반도체 보호층;
    상기 에피택셜 성장된 제2 소스/드레인 구조체 위의 제2 반도체 보호층을 포함하고,
    상기 제1 반도체 보호층은 상기 에피택셜 성장된 제1 소스/드레인 구조체보다 더 큰 탄소의 원자 농도를 가지며,
    상기 제2 반도체 보호층은 상기 에피택셜 성장된 제2 소스/드레인 구조체보다 더 큰 탄소의 원자 농도를 갖는 것인, 반도체 소자.
  9. 제8항에 있어서, 상기 제1 반도체 보호층과 상기 제2 반도체 보호층은 상이한 재료들로 이루어지는 것인, 반도체 소자.
  10. 반도체 소자 형성 방법에 있어서,
    반도체 기판 위에 핀 구조체를 형성하는 단계;
    상기 반도체 기판 위에 게이스 스택을 형성하고, 상기 핀 구조체의 일부분을 덮는 단계;
    상기 게이스 스택에 인접하고 상기 핀 구조체 위에 소스/드레인 구조체들을 에피택셜 성장시키는 단계; 및
    상기 소스/드레인 구조체들 위에 탄소를 포함하는 반도체 보호층을 형성하는 단계를 포함하는, 반도체 소자 형성 방법.
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