JP2012190896A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】フィントランジスタのオン電流のばらつきを抑制する。
【解決手段】半導体基板１０の上に形成され、半導体基板１０から突出するフィン活性領域１５ａ，１５ｂと、半導体基板１０の上に形成され、フィン活性領域１５ａ，１５ｂの下部の側面を覆う素子分離膜１６と、素子分離膜１６から突出するフィン活性領域１５ａ，１５ｂの中央部及び上部のうち、中央部の側面の上に形成されたサイドウォール１８ａ，１８ｂとを備えている。フィン活性領域１５ａ，１５ｂの上部は、サイドウォール１８ａ，１８ｂから突出している。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、フィントランジスタを有する半導体装置及びその製造方法に関する。

近年、半導体集積回路装置において、集積度の向上及び特性の向上の為に、デザインルールの縮小及びフィントランジスタの使用が検討されている。フィントランジスタは、フィン活性領域のフィン高さを増加させることで、オン電流の増加が望めるという特徴を持つ。

以下に、フィントランジスタを有する半導体装置の製造方法について、図１０(a) 〜(c) 及び図１１(a) 〜(c) を参照しながら説明する（例えば特許文献１参照）。図１０(a) 〜図１１(c) は、従来の半導体装置の製造方法を工程順に示す断面図である。

まず、図１０(a) に示すように、シリコン（Ｓｉ）基板１００の上に、酸化膜１０１ａ、及び窒化シリコンからなるハードマスク１０１ｂを順次形成する。その後、ハードマスク１０１ｂを用いて、Ｓｉ基板１００に対してエッチングを行う。これにより、Ｓｉ基板１００の上に、Ｓｉ基板１００から突出するフィン活性領域１０２を形成する。その後、Ｓｉ基板１００の上に、フィン活性領域１０２を覆うように、素子分離用膜１０３Ｘを形成する。その後、素子分離用膜１０３Ｘの表面を平坦化する。

次に、図１０(b) に示すように、素子分離用膜１０３Ｘに対して、エッチングを行う。これにより、素子分離膜１０３を形成する。

次に、図１０(c) に示すように、フィン活性領域１０２の側面の上に、ゲート絶縁膜１０４を形成する。

次に、図１１(a) に示すように、素子分離膜１０３の上に、フィン活性領域１０２を覆うように、第１のポリシリコン膜１０５Ａを形成する。その後、ＣＭＰ法により、ハードマスク１０１ｂの上面が露出するまで、第１のポリシリコン膜１０５Ａを研磨除去して、第１のポリシリコン膜１０５Ａの表面を平坦化する。

次に、図１１(b) に示すように、第１のポリシリコン膜１０５Ａ及びハードマスク１０１ｂの上に、第２のポリシリコン膜１０５Ｂを形成する。

次に、図１１(c) に示すように、エッチングにより、第２のポリシリコン膜１０５Ｂ及び第１のポリシリコン膜１０５Ａを順次パターニングする。これにより、第１のポリシリコン膜１０５ａ及び第２のポリシリコン膜１０５ｂを有するゲート電極１０５を形成する。

以上のようにして、従来の半導体装置を製造する。

特開２００７−２０１０２１号公報

しかしながら、本願発明者が鋭意検討を重ねた結果、従来の半導体装置の製造方法では、フィントランジスタのオン電流のばらつきが大きいという問題が発生することを見出した。

以下に、この問題が発生する要因について、図１２を参照しながら説明する。図１２は、従来の半導体装置の製造方法を示す断面図であり、図１０(b) に示す工程と対応する工程を示す断面図である。なお、図１２において、図１０(a) 〜図１１(c) に示す構成要素と同様の構成要素には、図１０(a) 〜図１１(c) に示す符号と同一の符号を付す。

本願発明者が鋭意検討を重ねた結果、従来の半導体装置の製造方法では、図１２に示すように、エッチングによる素子分離膜の形成時（図１０(b) 参照）に、フィン活性領域１０２の側面の上に、素子分離用膜（図１０(a)：１０３Ｘ参照）の一部が残存して、フッティング部２００ａ，２００ｂが形成され易いことを見出した。

さらに、本願発明者が鋭意検討を重ねた結果、フッティング部２００ａ，２００ｂの高さＨ200a，Ｈ200bは、一様ではなく、フッティング部２００ａ，２００ｂは、フィン活性領域１０２毎に、種々の高さＨ200a，Ｈ200bを有することを見出した。言い換えれば、フッティング部２００ａ，２００ｂの高さＨ200a，Ｈ200bのばらつきが大きいことを見出した。

本願発明者は、フッティング部２００ａ，２００ｂが形成される要因について、以下のように推測する。

隣り合うフィン活性領域１０２同士の間の間隔Ｐ102は狭い。このため、図１２に示すように、素子分離膜１０３により、隣り合うフィン活性領域１０２の各々の下部を精度良く覆うには、その前に行う素子分離用膜の形成時（図１０(a) 参照）に、素子分離用膜を、Ｓｉ基板１００の上における隣り合うフィン活性領域１０２同士の間に精度良く埋め込む必要がある。このため、素子分離膜１０３として、埋め込み特性の良いシリコン酸化膜（特に例えばＯ₃−ＴＥＯＳ膜）が用いられる。酸化シリコン（ＳｉＯ₂）のＳｉ−Ｏ結合の結合エネルギーは、１９１ｋｃａｌ/ｍｏｌであり、比較的高い。このため、シリコン酸化膜をエッチングする、言い換えれば、酸化シリコンとエッチングガスとを反応させるには、比較的強いイオンエネルギーが必要とされる。

しかしながら、フィン活性領域１０２に、イオンが衝突してイオンエネルギーが減少するため、素子分離用膜におけるフィン活性領域１０２の近傍に位置する近傍部分に、十分なイオンエネルギー（即ち、酸化シリコンとエッチングガスとを反応させる為に必要とされるイオンエネルギー）を供給することができない。

従って、素子分離用膜における近傍部分は、素子分離用膜における近傍部分以外の部分よりもエッチング速度が遅くなるため、フィン活性領域１０２の側面の上に、素子分離用膜の一部が残存して、フッティング部が形成される。

本願発明者は、フッティング部２００ａ，２００ｂの高さＨ200a，Ｈ200bのばらつきが大きい要因について、以下のように推測する。

上述の通り、酸化シリコンのＳｉ−Ｏ結合の結合エネルギーは、１９１ｋｃａｌ/ｍｏｌであり、比較的高い。このため、フィン活性領域１０２のフィン幅Ｗ102及びフィン高さＨ102等のばらつきが、通常のプロセスばらつきの範囲内であっても、フィン活性領域１０２の側面の上に、種々の形状を有するフッティング部２００ａ，２００ｂが形成される。従って、フッティング部２００ａ，２００ｂの高さＨ200a，Ｈ200bのばらつきが大きい。

以上のように、本願発明者が鋭意検討を重ねた結果、フィン活性領域１０２の側面の上には、高さＨ200a，Ｈ200bのばらつきが大きいフッティング部２００ａ，２００ｂが形成され易いことを見出した。

フッティング部２００ａ，２００ｂの高さＨ200a，Ｈ200bのばらつきが大きいことにより、フィン活性領域１０２の実効フィン高さＨｅ102a，Ｈｅ102bのばらつきが大きくなる。これにより、実効フィン高さＨｅ102a，Ｈｅ102bに相当する実効チャネル幅を有するフィントランジスタＴｒａ，Ｔｒｂのオン電流のばらつきが大きくなると推測される。実効フィン高さＨｅ102a，Ｈｅ102bとは、フィン高さＨ102からフッティング部２００ａ，２００ｂの高さＨ200ａ，Ｈ200bを差し引いたものである（Ｈｅ102a＝Ｈ102−Ｈ200a，Ｈｅ102b＝Ｈ102−Ｈ200b）。

前記に鑑み、本発明の目的は、フィントランジスタのオン電流のばらつきを抑制することである。

前記の目的を達成するために、本発明に係る半導体装置は、半導体基板の上に形成され、半導体基板から突出するフィン活性領域と、半導体基板の上に形成され、フィン活性領域の下部の側面を覆う素子分離膜と、素子分離膜から突出するフィン活性領域の中央部及び上部のうち、中央部の側面の上に形成されたサイドウォールとを備え、フィン活性領域の上部は、サイドウォールから突出していることを特徴とする。

本発明に係る半導体装置によると、フィン活性領域の中央部の側面の上に、サイドウォールを設ける。これにより、フィン活性領域の中央部の側面の上に、フッティング部が存在することがあっても、サイドウォールにより、フッティング部を覆って、サイドウォールの高さをフィン高さから差し引いたものを、実効フィン高さとすることができる。このため、実効フィン高さのばらつきを小さくし、実効フィン高さのばらつきを抑制することができる。従って、実効フィン高さに相当する実効チャネル幅を有するフィントランジスタのオン電流のばらつきを小さくし、フィントランジスタのオン電流のばらつきを抑制することができる。

本発明に係る半導体装置において、サイドウォールは、フィン活性領域の中央部の側面の上に存在するフッティング部を覆っていることが好ましい。

本発明に係る半導体装置において、フッティング部は、素子分離膜と同一の材料からなり、サイドウォールは、素子分離膜と異なる材料からなることが好ましい。

このようにすると、サイドウォールの高さのばらつきを小さくすることができる。

本発明に係る半導体装置において、フッティング部は、素子分離膜と同一の材料からなり、サイドウォールは、素子分離膜の材料が持つ結合エネルギーよりも低い結合エネルギーを持つ材料からなることが好ましい。

このようにすると、サイドウォールの高さのばらつきを小さくすることができる。

本発明に係る半導体装置において、素子分離膜は、シリコン酸化膜であり、サイドウォールは、シリコン窒化膜又はシリコン酸窒化膜であることが好ましい。

本発明に係る半導体装置において、フィン活性領域の上部の側面及び上面の上に形成されたゲート絶縁膜と、フィン活性領域の上に、フィン活性領域の上部との間にゲート絶縁膜を介在させて形成されたゲート電極とをさらに備えていることが好ましい。

本発明に係る半導体装置において、フィン活性領域は、半導体基板の上に複数形成されており、複数のフィン活性領域は、同一のフィン幅を有し、且つ、隣り合うフィン活性領域同士の間の間隔が同一となるように配列されていることが好ましい。

前記の目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板の上に、半導体基板から突出する複数のフィン活性領域を形成する工程（ａ）と、半導体基板の上に、複数のフィン活性領域の各々の下部の側面を覆う第１の絶縁膜からなる素子分離膜を形成する工程（ｂ）と、素子分離膜の上に、複数のフィン活性領域の各々の中央部及び上部を覆う第２の絶縁膜からなるサイドウォール用膜を形成する工程（ｃ）と、サイドウォール用膜をエッチングして、複数のフィン活性領域の各々の中央部の側面の上に、第２の絶縁膜からなるサイドウォールを形成する工程（ｄ）とを備えることを特徴とする。

本発明に係る半導体装置の製造方法によると、フィン活性領域の中央部の側面の上に、サイドウォールを設ける。これにより、フィン活性領域の中央部の側面の上に、フッティング部が存在することがあっても、サイドウォールにより、フッティング部を覆って、サイドウォールの高さをフィン高さから差し引いたものを、実効フィン高さとすることができる。このため、実効フィン高さのばらつきを小さくし、実効フィン高さのばらつきを抑制することができる。従って、実効フィン高さに相当する実効チャネル幅を有するフィントランジスタのオン電流のばらつきを小さくし、フィントランジスタのオン電流のばらつきを抑制することができる。

本発明に係る半導体装置の製造方法において、工程（ｂ）は、半導体基板の上に、隣り合うフィン活性領域同士の間を埋め込むように、第１の絶縁膜からなる素子分離用膜を形成する工程（ｂ１）と、素子分離用膜をエッチングして、素子分離膜を形成すると共に、複数のフィン活性領域の各々の中央部及び上部のうち、少なくとも上部を露出させる工程（ｂ２）とを有し、工程（ｂ２）において、複数のフィン活性領域のうち、少なくとも１つのフィン活性領域の中央部の側面の上に、素子分離用膜の一部が残存して、第１の絶縁膜からなるフッティング部が形成され、工程（ｄ）において、サイドウォールは、フッティング部を覆うように形成されることが好ましい。

本発明に係る半導体装置の製造方法において、第１の絶縁膜と第２の絶縁膜とは、互いに異なる材料からなることが好ましい。

このようにすると、フィン活性領域の上部の側面の上に、第２の絶縁膜からなるサイドウォール用膜の一部を残存させることなく、高さのばらつきが小さいサイドウォールを形成することができる。

本発明に係る半導体装置の製造方法において、第２の絶縁膜は、第１の絶縁膜の材料が持つ結合エネルギーよりも低い結合エネルギーを持つ材料からなることが好ましい。

このようにすると、フィン活性領域の上部の側面の上に、第２の絶縁膜からなるサイドウォール用膜の一部を残存させることなく、高さのばらつきが小さいサイドウォールを形成することができる。

本発明に係る半導体装置の製造方法において、第１の絶縁膜は、シリコン酸化膜であり、第２の絶縁膜は、シリコン窒化膜又はシリコン酸窒化膜であることが好ましい。

本発明に係る半導体装置の製造方法において、工程（ｄ）において、サイドウォール用膜とフィン活性領域との選択比は、５以上であることが好ましい。

本発明に係る半導体装置の製造方法において、工程（ｄ）において、エッチングガスとしてフルオロカーボン系のガスを用いて、サイドウォール用膜をエッチングすることが好ましい。

本発明に係る半導体装置の製造方法において、工程（ｃ）において、サイドウォール用膜の膜厚は、５ｎｍ以上で且つ７５ｎｍ以下であることが好ましい。

本発明に係る半導体装置の製造方法において、複数のフィン活性領域のフィン幅は、３０ｎｍ以下であり、隣り合うフィン活性領域同士の間の間隔は、１８０ｎｍ以下であることが好ましい。

本発明に係る半導体装置の製造方法において、工程（ｄ）の後に、複数のフィン活性領域の各々の上部の上に、ゲート絶縁膜を形成する工程（ｅ）と、複数のフィン活性領域の上に、複数のフィン活性領域の各々の上部との間にゲート絶縁膜を介在させて、ゲート電極を形成する工程（ｆ）とをさらに備えることが好ましい。

本発明に係る半導体装置の製造方法において、工程（ｅ）において、複数のフィン活性領域の各々の上部を酸化して、複数のフィン活性領域の各々の上部の側面及び上面の上に、ゲート絶縁膜を形成することが好ましい。

本発明に係る半導体装置及びその製造方法によると、実効フィン高さのばらつきを抑制することができる。従って、フィントランジスタのオン電流のばらつきを抑制することができる。

図１は、本発明の第１の実施形態に係る半導体装置の構造を示す断面図であり、図２に示すI-I線における断面図である。 図２は、本発明の第１の実施形態に係る半導体装置の構造を示す斜視図である。 図３は、本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。 図４は、従来の半導体装置及び本発明に係る半導体装置の各々の場合の実効フィン高さのばらつきの度合について示す図である。 図５は、従来の半導体装置及び本発明に係る半導体装置の各々の場合のオン電流のばらつきについて示す図である。 図６(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図７(a) 〜(d) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図８は、図７(b) に示す工程と図７(c) に示す工程との間の途中の状態を示す断面図である。 図９は、本発明の第１の実施形態のその他の例に係る半導体装置の構造を示す断面図である。 図１０(a) 〜(c) は、従来の半導体装置の製造方法を工程順に示す断面図である。 図１１(a) 〜(c) は、従来の半導体装置の製造方法を工程順に示す断面図である。 図１２は、従来の半導体装置の製造方法を示す断面図であり、図１０(b) に示す工程と対応する工程を示す断面図である。

（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の構造について、図１及び図２を参照しながら説明する。図１は、本発明の第１の実施形態に係る半導体装置の構造を示す断面図であり、図２に示すI-I線における断面図である。図２は、本発明の第１の実施形態に係る半導体装置の構造を示す斜視図である。

図１及び図２に示すように、半導体基板１０の上に、半導体基板１０から突出するフィン活性領域１５ａ，１５ｂが形成されている。フィン活性領域１５ａのフィン幅Ｗ15aとフィン活性領域１５ｂのフィン幅Ｗ15bとは、例えば同一である（Ｗ15a＝Ｗ15b）。フィン幅Ｗ15a，Ｗ15bは、例えば３０ｎｍ以下である。隣り合うフィン活性領域１５ａ，１５ｂ同士の間の間隔Ｐ15は、例えば１８０ｎｍ以下である。なお、本実施形態では、例えば２つのフィン活性領域１５ａ，１５ｂが形成されている場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、フィン活性領域１５ａとフィン活性領域１５ｂとが並ぶ方向（即ち図１の紙面の横方向）に沿って、複数（例えば３つ以上）のフィン活性領域が形成されていてもよい。この場合、複数のフィン活性領域は、例えば同一のフィン幅（図１：Ｗ15a，Ｗ15b参照）を有し、且つ、隣り合うフィン活性領域同士の間の間隔（図１：Ｐ15参照）が例えば同一となるように配列されていることが好ましい。

半導体基板１０の上には、フィン活性領域１５ａ，１５ｂの下部の側面を覆うように、例えば酸化シリコンからなる素子分離膜１６が形成されている。フィン活性領域１５ａのフィン高さＨ15aとフィン活性領域１５ｂのフィン高さＨ15bとは、例えば同一である（Ｈ15a＝Ｈ15b）。フィン高さＨ15a，Ｈ15bは、例えば４０ｎｍである。素子分離膜１６から突出するフィン活性領域１５ａ，１５ｂの中央部及び上部のうち、中央部の側面の上には、例えば窒化シリコンからなるサイドウォール１８ａ，１８ｂが形成されている。フィン活性領域１５ａ，１５ｂの上部は、サイドウォール１８ａ，１８ｂから突出している。

本明細書において、「フィン高さＨ15a，Ｈ15b」とは、素子分離膜１６の表面からフィン活性領域１５ａ，１５ｂの上面までの高さをいう。フィン活性領域１５ａ，１５ｂの「下部」とは、図１に示すように、フィン活性領域１５ａ，１５ｂにおける素子分離膜１６で覆われた部分をいう。フィン活性領域１５ａ，１５ｂの「中央部」とは、図１に示すように、フィン活性領域１５ａ，１５ｂにおけるサイドウォール１８ａ，１８ｂで覆われた部分をいう。フィン活性領域１５ａ，１５ｂの「上部」とは、図１に示すように、フィン活性領域１５ａ，１５ｂにおけるサイドウォール１８ａ，１８ｂから露出した部分をいう。

図１に示すように、サイドウォール１８ａにより、フィン活性領域１５ａの中央部の側面の上に存在するフッティング部１７ａ，１７ｂが覆われている。サイドウォール１８ｂにより、フィン活性領域１５ｂの中央部の側面の上に存在するフッティング部１７ｃ，１７ｄが覆われている。フッティング部１７ａ〜１７ｄの断面形状は、例えば三角形状である。

フッティング部１７ａ〜１７ｄは、後述の図７(a) に示すように、エッチングによる素子分離膜１６の形成時に、エッチングされずに残存する素子分離用膜（後述の図６(c)：１６Ｘ参照）の一部である。よって、フッティング部１７ａ〜１７ｄは、素子分離膜１６と同一の材料（例えば酸化シリコン）からなる。一方、フッティング部１７ａ〜１７ｄを覆うサイドウォール１８ａ，１８ｂは、フッティング部１７ａ〜１７ｄと異なる材料（例えば窒化シリコン）からなる。サイドウォール１８ａ，１８ｂの材料（例えば窒化シリコン）が持つＳｉ−Ｎ結合の結合エネルギー（例えば１０５ｋｃａｌ／ｍｏｌ）は、フッティング部１７ａ〜１７ｄの材料が持つＳｉ−Ｏ結合の結合エネルギー（例えば１９１ｋｃａｌ/ｍｏｌ）よりも低い。

図１及び図２に示すように、フィン活性領域１５ａの上部の側面及び上面の上には、ゲート絶縁膜１９ａが形成されている。フィン活性領域１５ｂの上部の側面及び上面の上には、ゲート絶縁膜１９ｂが形成されている。フィン活性領域１５ａ，１５ｂの上には、フィン活性領域１５ａ，１５ｂの中央部との間にフッティング部１７ａ〜１７ｄ及びサイドウォール１８ａ，１８ｂを介在させると共に、フィン活性領域１５ａ，１５ｂの上部との間にゲート絶縁膜１９ａ，１９ｂを介在させて、ゲート電極２０が形成されている。

図２に示すように、フィン活性領域１５ａにおけるゲート電極２０の側方下には、ソース領域２１ａ及びドレイン領域２２ａが形成されている。フィン活性領域１５ｂにおけるゲート電極２０の側方下には、ソース領域２１ｂ及びドレイン領域２２ｂが形成されている。

図１及び図２に示すように、本実施形態に係る半導体装置は、例えば２つのフィントランジスタＴｒＡ，ＴｒＢを有している。

以下に、フッティング部１７ａ〜１７ｄについて、図３を参照しながら説明する。図３は、本発明の第１の実施形態に係る半導体装置の構造を示す断面図であり、図１に示す断面図と同一の断面図である。

図３に示すように、例えば、フッティング部１７ａの高さＨ17aは、フッティング部１７ｂの高さＨ17bと同一である（Ｈ17a＝Ｈ17b）。例えば、フッティング部１７ｃの高さＨ17cは、フッティング部１７ｄの高さＨ17dよりも高い（Ｈ17c＞Ｈ17d）。例えば、高さＨ17a及び高さＨ17bは、高さＨ17c及び高さＨ17dよりも高い。高さＨ17a及び高さＨ17bは、例えば１５ｎｍである。高さＨ17cは、例えば１０ｎｍである。高さＨ17dは、例えば５ｎｍである。

図３に示すように、例えば、フッティング部１７ａの幅Ｗ17aは、フッティング部１７ｂの幅Ｗ17bと同一である（Ｗ17a＝Ｗ17b）。例えば、フッティング部１７ｃの幅Ｗ17cは、フッティング部１７ｄの幅Ｗ17dよりも狭い（Ｗ17c＜Ｗ17d）。例えば、幅Ｗ17a及び幅Ｗ17bは、幅Ｗ17c及び幅Ｗ17dよりも狭い。

このように、フッティング部１７ａ〜１７ｄは、種々の高さＨ17a〜Ｈ17d及び種々の幅Ｗ17a〜Ｗ17dを有する。これは、次のような理由による。フッティング部１７ａ〜１７ｄは、酸化シリコンからなる。既述の通り、酸化シリコンのＳｉ−Ｏ結合の結合エネルギーは、比較的高い。このため、フィン幅Ｗ15a，Ｗ15b及びフィン高さＨ15a，Ｈ15b等のばらつきが、通常のプロセスばらつきの範囲（例えば２％以上１０％以下の範囲）内であっても、フィン活性領域１５ａ，１５ｂの側面の上に、種々の高さＨ17a〜Ｈ17d及び種々の幅Ｗ17a〜Ｗ17dを有するフッティング部１７ａ〜１７ｄが形成される。

本明細書において、フッティング部１７ａ〜１７ｄの「高さ」とは、素子分離膜１６の表面から断面形状が三角形状のフッティング部１７ａ〜１７ｄの頂点までの高さをいう。フッティング部１７ａ〜１７ｄの「幅」とは、フッティング部１７ａ〜１７ｄにおける素子分離膜１６と接する部分の幅をいう。

以下に、フィン活性領域１５ａ，１５ｂの実効フィン高さＨｅ15a，Ｈｅ15bについて、図３を参照しながら説明する。

実効フィン高さＨｅ15a，Ｈｅ15bとは、フィン高さＨ15a，Ｈ15bからサイドウォール１８ａ，１８ｂの高さＨ18a，Ｈ18bを差し引いたものである（Ｈｅ15a＝Ｈ15a−Ｈ18a，Ｈｅ15b＝Ｈ15b−Ｈ18b）。実効フィン高さＨｅ15a，Ｈｅ15bは、フィントランジスタＴｒＡ，ＴｒＢの実効チャネル幅に相当する。

サイドウォール１８ａの高さＨ18aとサイドウォール１８ｂの高さＨ18bとは、実質的に同一である（Ｈ18a＝Ｈ18b）。これは、次のような理由による。サイドウォール１８ａ，１８ｂは、窒化シリコンからなる。窒化シリコンのＳｉ−Ｎ結合の結合エネルギーは、１０５ｋｃａｌ／ｍｏｌであり、比較的低い。このため、エッチングによるサイドウォール１８ａ，１８ｂの形成時（後述の図７(c) 参照）に、比較的強いイオンエネルギーを必要とすることなく、窒化シリコンとエッチングガス（例えばフルオロカーボン系のガス）とを容易に反応させることができる。このため、フィン高さＨ15a，Ｈ15b及びフィン幅Ｗ15a，Ｗ15b等のばらつきが、通常のプロセスばらつきの範囲内であれば、フィン活性領域１５ａ，１５ｂの上部の側面の上に、サイドウォール用膜（後述の図７(b)：１８参照）の一部を残存させることなく、サイドウォール１８ａの高さＨ18aとサイドウォール１８ｂの高さＨ18bとを、実質的に同一にすることができる。言い換えれば、サイドウォール１８ａ，１８ｂの高さＨ18a，Ｈ18bのばらつきを小さくすることができる。

フィン高さＨ15aとフィン高さＨ15bとは、同一であり、サイドウォール１８ａの高さＨ18aとサイドウォール１８ｂの高さＨ18bとは、上記の通り、実質的に同一である。従って、実効フィン高さＨｅ15aと実効フィン高さＨｅ15bとは、実質的に同一である（Ｈｅ15a＝Ｈｅ15b）。言い換えれば、実効フィン高さＨｅ15a，Ｈｅ15bのばらつきは小さい。例えば、後述の図４に示すように、本発明に係る半導体装置の場合、実効フィン高さのばらつきの度合は、５％程度であり、実効フィン高さのばらつきは小さい。

本明細書において、サイドウォール１８ａ，１８ｂの「高さＨ18a，Ｈ18b」とは、素子分離膜１６の表面からサイドウォール１８ａ，１８ｂの最頂点までの高さをいう。「実効フィン高さＨｅ15a，Ｈｅ15b」とは、サイドウォール１８ａ，１８ｂの最頂点からフィン活性領域１５ａ，１５ｂの上面までの高さをいう。

以下に、実効フィン高さのばらつきの度合について、従来の半導体装置と本発明に係る半導体装置とで比較する。図４は、従来の半導体装置及び本発明に係る半導体装置の各々の場合の実効フィン高さのばらつきの度合について示す図である。図４の左側に、従来の半導体装置の場合について示し、一方、図４の右側に、本発明に係る半導体装置の場合について示す。

従来の半導体装置とは、フッティング部（図１２：２００ａ，２００ｂ参照）を覆うサイドウォールを有さない半導体装置をいう。一方、本発明に係る半導体装置とは、フッティング部（図１：１７ａ〜１７ｄ参照）を覆うサイドウォール（図１：１８ａ，１８ｂ参照）を有する半導体装置をいう。

従来の半導体装置の場合、実効フィン高さ（図１２：Ｈｅ102a，Ｈｅ102b参照）とは、フィン高さ（図１２：Ｈ102参照）からフッティング部の高さ（図１２：Ｈ200a，Ｈ200b参照）を差し引いたものである。一方、本発明に係る半導体装置の場合、実効フィン高さ（図３：Ｈｅ15a，Ｈｅ15b参照）とは、フィン高さ（図３：Ｈ15a，Ｈ15b参照）からサイドウォールの高さ（図３：Ｈ18a，Ｈ18b参照）を差し引いたものである。

「実効フィン高さのばらつきの度合」は、次のようにして算出される。半導体装置に含まれるフィン活性領域の個数をｎ個とし、ｎ個のフィン活性領域が有するｎ個の実効フィン高さをそれぞれＨｅ1・・・Ｈｅnとした場合の、平均及び標準偏差σを算出し、算出した平均及び標準偏差σを用いて、変動係数ＣＶ（Coefficient of variation）を算出する。変動係数ＣＶは、以下の式で表される。以下の式から判るように、変動係数ＣＶとは、平均に対する「実効フィン高さのばらつきの度合」を示す数値である。

変動係数ＣＶ（％）＝標準偏差σ÷平均×１００
従来の半導体装置の場合、図４に示すように、実効フィン高さのばらつきの度合は、１９％程度であり、実効フィン高さのばらつきは大きい。これは、次のような理由による。フッティング部は、上述の通り、種々の高さ（図３：Ｈ17a〜Ｈ17d参照）を有し、フッティング部の高さのばらつきは大きい。フッティング部の高さをフィン高さから差し引いたものが、実効フィン高さである。よって、実効フィン高さのばらつきは大きい。

本発明に係る半導体装置の場合、図４に示すように、実効フィン高さのばらつきの度合は、５％程度であり、実効フィン高さのばらつきは小さい。これは、次のような理由による。サイドウォールは、上述の通り、実質的に同一の高さ（図３：Ｈ18a，Ｈ18b参照）を有し、サイドウォールの高さのばらつきは小さい。サイドウォールの高さをフィン高さから差し引いたものが、実効フィン高さである。よって、実効フィン高さのばらつきは小さい。

以下に、フィントランジスタのオン電流のばらつきについて、従来の半導体装置と本発明に係る半導体装置とで比較する。図５は、従来の半導体装置及び本発明に係る半導体装置の各々の場合のオン電流のばらつきについて示す図である。図５の左側に、従来の半導体装置の場合について示し、一方、図５の右側に、本発明に係る半導体装置の場合について示す。

図５に示す○印は、半導体装置に含まれる複数のフィントランジスタの各々のオン電流を示す。

従来の半導体装置の場合、上述の図４に示すように、実効フィン高さのばらつきの度合が、１９％程度であり、実効フィン高さのばらつきは大きい。実効フィン高さは、フィントランジスタの実効チャネル幅に相当する。このため、図５に示すように、従来の半導体装置の場合、オン電流のばらつきは大きい。

一方、本発明に係る半導体装置の場合、上述の図４に示すように、実効フィン高さのばらつきの度合が、５％程度であり、実効フィン高さのばらつきは小さい。このため、図５に示すように、本発明に係る半導体装置の場合、オン電流のばらつきは小さい。

本実施形態によると、図１に示すように、フィン活性領域１５ａ，１５ｂの中央部の側面の上に、フッティング部１７ａ〜１７ｄを覆うサイドウォール１８ａ，１８ｂを設ける。サイドウォール１８ａ，１８ｂの材料として、フッティング部１７ａ〜１７ｄの材料と異なる材料、好ましくは、フッティング部１７ａ〜１７ｄの材料が持つ結合エネルギーよりも低い結合エネルギーを持つ材料を用いる。これにより、サイドウォール１８ａ，１８ｂの高さＨ18a，Ｈ18bのばらつきを小さくすることができる。このため、フィン活性領域１５ａ，１５ｂの中央部の側面の上に、フッティング部１７ａ〜１７ｄが存在することがあっても、高さＨ18a，Ｈ18bのばらつきが小さいサイドウォール１８ａ，１８ｂにより、フッティング部１７ａ〜１７ｄを覆って、サイドウォール１８ａ，１８ｂの高さＨ18a，Ｈ18bをフィン高さＨ15a，Ｈ15bから差し引いたものを、実効フィン高さＨｅ15a，Ｈｅ15bとすることができる。このため、図４に示すように、実効フィン高さＨｅ15a，Ｈｅ15bのばらつきの度合を小さくし、実効フィン高さＨｅ15a，Ｈｅ15bのばらつきを抑制することができる。従って、図５に示すように、実効フィン高さＨｅ15a，Ｈｅ15bに相当する実効チャネル幅を有するフィントランジスタＴｒＡ，ＴｒＢのオン電流のばらつきを小さくし、フィントランジスタＴｒＡ，ＴｒＢのオン電流のばらつきを抑制することができる。

（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図６(a) 〜(c) 及び図７(a) 〜(d) を参照しながら説明する。図６(a) 〜図７(d) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、本実施形態では、第１の実施形態に係る半導体装置を製造する半導体装置の製造方法について説明する。よって、本実施形態では、第１の実施形態と同一の構成要素には、第１の実施形態と同一の符号を付す。従って、本実施形態では、第１の実施形態と同様の説明を適宜省略する。

まず、図６(a) に示すように、例えばシリコンからなる半導体基板１０の上に、例えば酸化シリコンからなる第１の膜１１Ｘ及び例えば窒化シリコンからなる第２の膜１２Ｘを順次形成する。これにより、第１の膜１１Ｘ及び第２の膜１２Ｘを有するハードマスク用膜１３Ｘを形成する。次に、例えばリソグラフィ法により、ハードマスク用膜１３Ｘの上に、レジストパターン１４を形成する。

次に、図６(b) に示すように、レジストパターン１４をマスクとして、ハードマスク用膜１３Ｘに対して、例えばドライエッチングを行う。これにより、第１の膜１１及び第２の膜１２を有するハードマスク１３を形成する。その後、例えばアッシングにより、レジストパターン１４を除去する。その後、ハードマスク１３を用いて、半導体基板１０に対して、例えばドライエッチングを行う。これにより、半導体基板１０の上に、半導体基板１０から突出し、且つ、半導体基板１０と同一の材料（例えばシリコン）からなるフィン活性領域１５ａ，１５ｂを形成する。フィン幅Ｗ15aとフィン幅Ｗ15bとは、例えば同一である。フィン幅Ｗ15a，Ｗ15bは、例えば３０ｎｍ以下である。隣り合うフィン活性領域１５ａ，１５ｂ同士の間の間隔Ｐ15は、例えば１８０ｎｍ以下である。

次に、図６(c) に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法により、半導体基板１０の上に、隣り合うフィン活性領域１５ａ，１５ｂ同士の間を埋め込むように、例えば酸化シリコンからなる素子分離用膜１６Ｘを形成する。具体的には例えば、原料としてオゾン（Ｏ₃）及びＴＥＯＳ（Tetraethyl Orthosilicate）を用いたＣＶＤ法により、Ｏ₃−ＴＥＯＳ膜である素子分離用膜１６Ｘを形成する。その後、例えばＣＭＰ（Chemical Mechanical Polishing）法により、ハードマスク１３の上面が露出するまで、素子分離用膜１６Ｘを研磨除去して、素子分離用膜１６Ｘの表面を平坦化する。

次に、図７(a) に示すように、素子分離用膜１６Ｘに対して、例えばドライエッチングを行う。これにより、半導体基板１０の上に、フィン活性領域１５ａ，１５ｂの下部の側面を覆う素子分離膜１６を形成する。それと共に、フィン活性領域１５ａ，１５ｂの中央部及び上部のうち、少なくとも上部を露出させる。フィン高さＨ15aとフィン高さＨ15bとは、例えば同一である。フィン高さＨ15a，Ｈ15bは、例えば４０ｎｍである。

このとき、フィン活性領域１５ａの中央部の側面の上には、素子分離用膜１６Ｘの一部が残存して、フッティング部１７ａ，１７ｂが形成される。それと共に、フィン活性領域１５ｂの中央部の側面の上には、素子分離用膜１６Ｘの一部が残存して、フッティング部１７ｃ，１７ｄが形成される。既述の通り、フッティング部１７ａ〜１７ｄは、種々の高さ（図３：Ｈ17a 〜Ｈ17d 参照）及び種々の幅（図３：Ｗ17a 〜Ｗ17d 参照）を有する。

次に、図７(b) に示すように、ハードマスク１３を除去する。その後、素子分離膜１６の上に、フィン活性領域１５ａ，１５ｂの中央部及び上部を覆うように、例えば窒化シリコンからなるサイドウォール用膜１８を形成する。サイドウォール用膜１８の膜厚は、例えば５ｎｍ以上で且つ７５ｎｍ以下であることが好ましい。これは、以下のような理由による。

一般的に、フィン活性領域は、３０ｎｍ以下の細いフィン幅（図６(b)：Ｗ15a，Ｗ15b参照）で形成され、且つ、隣り合う他のフィン活性領域と１８０ｎｍ以下の狭い間隔（図６(b)：Ｐ15参照）を空けて形成される。このため、サイドウォール用膜の膜厚が７５ｎｍよりも大きい場合、素子分離膜の上における隣り合うフィン活性領域同士の間に、サイドウォール用膜を精度良く埋め込むことができずに、サイドウォール用膜により、フッティング部を覆うことができない虞がある。よって、サイドウォール用膜１８の膜厚の上限は、例えば７５ｎｍ程度であればよい。一方、サイドウォール用膜の膜厚が５ｎｍよりも小さい場合、膜厚が小さいが故に、サイドウォール用膜により、フッティング部を覆うことができずに、フッティング部の一部が露出する虞がある。よって、サイドウォール用膜１８の膜厚の下限は、例えば５ｎｍ程度であればよい。

次に、図７(c) に示すように、サイドウォール用膜１８に対して、例えばエッチングを行う。これにより、フィン活性領域１５ａの中央部の側面の上に、フッティング部１７ａ，１７ｂを覆うように、サイドウォール１８ａを形成する。それと共に、フィン活性領域１５ｂの中央部の側面の上に、フッティング部１７ｃ，１７ｄを覆うように、サイドウォール１８ｂを形成する。その結果、サイドウォール１８ａ，１８ｂの高さＨ18a，Ｈ18bをフィン高さＨ15a，Ｈ15bから差し引くことで、実効フィン高さＨｅ15a，Ｈｅ15bが決定される。

サイドウォール１８ａの高さＨ18aとサイドウォール１８ｂの高さＨ18bとは、実質的に同一である。これは、次のような理由による。サイドウォール１８ａ，１８ｂは、窒化シリコンからなる。窒化シリコンのＳｉ−Ｎ結合の結合エネルギーは、１０５ｋｃａｌ／ｍｏｌであり、比較的低い。このため、エッチングによるサイドウォール１８ａ，１８ｂの形成時に、比較的強いイオンエネルギーを必要とすることなく、窒化シリコンとエッチングガス（例えばフルオロカーボン系のガス）とを容易に反応させることができる。このため、フィン高さＨ15a，Ｈ15b及びフィン幅Ｗ15a，Ｗ15b等のばらつきが、通常のプロセスばらつきの範囲内であれば、フィン活性領域１５ａ，１５ｂの上部の側面の上に、サイドウォール用膜１８の一部を残存させることなく、サイドウォール１８ａの高さＨ18aとサイドウォール１８ｂの高さＨ18bとを、実質的に同一にすることができる。

フィン高さＨ15aとフィン高さＨ15bとは、同一であり、サイドウォール１８ａの高さＨ18aとサイドウォール１８ｂの高さＨ18bとは、上記の通り、実質的に同一である。従って、実効フィン高さＨｅ15aと実効フィン高さＨｅ15bとは、実質的に同一である。言い換えれば、実効フィン高さＨｅ15a，Ｈｅ15bのばらつきは小さい。例えば、前述の図４に示すように、実効フィン高さのばらつきの度合は、５％程度であり、実効フィン高さのばらつきは小さい。

サイドウォール用膜１８に対して行うエッチングの条件について、図８を参照しながら以下に説明する。図８は、図７(b) に示す工程と図７(c) に示す工程との間の途中の状態を示す断面図であり、具体的には、サイドウォール用膜１８に対して行うエッチングが進行し、フィン活性領域１５ａ，１５ｂの上面が露出された直後の状態を示す断面図である。

フッティング部１７ａ〜１７ｄのうち、最も高さが大きいフッティング部１７ａの高さＨ17aは、例えば１５ｎｍ程度であり、フィン高さＨ15aは、例えば４０ｎｍ程度であることを考慮すると、サイドウォール用膜１８のエッチング量Ｅ18は、例えば２５ｎｍ程度であることが望ましい。なぜなら、比較的大きい実効フィン高さＨｅ15aを確保するには、２５ｎｍ程度であることが望ましく、且つ、エッチング量Ｅ18が２５ｎｍよりも多いと、フッティング部１７ａの一部（特に上部）が露出される虞があるからである。一方、サイドウォール用膜１８の材料（窒化シリコン）とは異なる材料（シリコン）からなるフィン活性領域１５ａのエッチング量Ｅ15aは、少ないほど良く、５ｎｍ程度以下であることが望ましい。よって、サイドウォール用膜１８に対して行うエッチングの条件は、サイドウォール用膜１８（窒化シリコン）とフィン活性領域１５ａ，１５ｂ（シリコン）との選択比（以下、「サイドウォール用膜／フィン活性領域の選択比」と記す）が、例えば５以上であることが望ましい。本明細書において、「サイドウォール用膜／フィン活性領域の選択比」とは、フィン活性領域１５ａ，１５ｂのエッチング速度に対するサイドウォール用膜１８のエッチング速度の比（サイドウォール用膜１８のエッチング速度／フィン活性領域１５ａ，１５ｂのエッチング速度）である。

サイドウォール用膜／フィン活性領域の選択比が、５以上であるエッチングの条件は、例えば、次の通りである。並行平板型のプラズマエッチング装置を用い、圧力を１０Ｐａとし、ＣＨＦ₃流量を１００ｓｃｃｍ（standard cc(cm³)/min，標準状態）とし、Ｏ₂流量を１０ｓｃｃｍとし、ＲＦ（Radio Frequency）出力を１０００Ｗとすれば、サイドウォール用膜／フィン活性領域の選択比が、５以上となり、十分な選択比を確保することができる。さらに、エッチング時間を制御することで、実効フィン高さ（図７(c)：Ｈｅ15a，Ｈｅ15b参照）を容易に制御することができる。なお、エッチングガスは、ＣＨＦ₃に限定されるものではなく、フルオロカーボン系のガスであればよい。

次に、図７(d) に示すように、例えば熱酸化法により、フィン活性領域１５ａ，１５ｂにおけるサイドウォール１８ａ，１８ｂから露出する部分（即ち、フィン活性領域１５ａ，１５ｂの上部）を酸化する。これにより、フィン活性領域１５ａの上部の側面及び上面の上に、酸化シリコンからなるゲート絶縁膜１９ａを形成する。それと共に、フィン活性領域１５ｂの上部の側面及び上面の上に、酸化シリコンからなるゲート絶縁膜１９ｂを形成する。

次に、図７(d) に示すように、半導体基板１０上の全面に、例えばポリシリコンからなるゲート電極用膜を形成する。その後、例えばリソグラフィにより、ゲート電極用膜の上に、レジストパターン（図示省略）を形成する。その後、レジストパターンをマスクとして、例えばドライエッチングにより、ゲート電極用膜をパターニングする。これにより、フィン活性領域１５ａ，１５ｂの上に、フィン活性領域１５ａ，１５ｂの中央部との間にフッティング部１７ａ〜１７ｄ及びサイドウォール１８ａ，１８ｂを介在させると共に、フィン活性領域１５ａ，１５ｂの上部との間にゲート絶縁膜１９ａ，１９ｂを介在させて、ゲート電極２０を形成する。

次に、ゲート電極２０をマスクとして、フィン活性領域１５ａ，１５ｂに、不純物を導入する。これにより、フィン活性領域１５ａにおけるゲート電極２０の側方下に、ソース領域（図２：２１ａ参照）及びドレイン領域（図２：２２ａ参照）を自己整合的に形成する。それと共に、フィン活性領域１５ｂにおけるゲート電極２０の側方下に、ソース領域（図２：２１ｂ参照）及びドレイン領域（図２：２２ｂ参照）を自己整合的に形成する。

以上のようにして、本実施形態に係る半導体装置を製造することができる。

本実施形態によると、図７(c) に示すように、エッチングにより、フィン活性領域１５ａ，１５ｂの中央部の側面の上に、フッティング部１７ａ〜１７ｄを覆うサイドウォール１８ａ，１８ｂを形成する。サイドウォール１８ａ，１８ｂの材料として、フッティング部１７ａ〜１７ｄの材料と異なる材料、好ましくは、フッティング部１７ａ〜１７ｄの材料が持つ結合エネルギーよりも低い結合エネルギーを持つ材料を用いる。これにより、フィン活性領域１５ａ，１５ｂの上部の側面の上に、サイドウォール用膜１８の一部を残存させることなく、高さＨ18a，Ｈ18bのばらつきが小さいサイドウォール１８ａ，１８ｂを形成することができる。このため、フィン活性領域１５ａ，１５ｂの中央部の側面の上に、フッティング部１７ａ〜１７ｄが存在することがあっても、高さＨ18a，Ｈ18bのばらつきが小さいサイドウォール１８ａ，１８ｂにより、フッティング部１７ａ〜１７ｄを覆って、サイドウォール１８ａ，１８ｂの高さＨ18a，Ｈ18bをフィン高さＨ15a，Ｈ15bから差し引いたものを、実効フィン高さＨｅ15a，Ｈｅ15bとすることができる。このため、図４に示すように、実効フィン高さＨｅ15a，Ｈｅ15bのばらつきの度合を小さくし、実効フィン高さＨｅ15a，Ｈｅ15bのばらつきを抑制することができる。従って、図５に示すように、実効フィン高さＨｅ15a，Ｈｅ15bに相当する実効チャネル幅を有するフィントランジスタＴｒＡ，ＴｒＢのオン電流のばらつきを小さくし、フィントランジスタＴｒＡ，ＴｒＢのオン電流のばらつきを抑制することができる。

なお、第１，第２の実施形態では、フィン活性領域１５ａの中央部の左側の側面及び右側の側面の双方の上に、フッティング部１７ａ，１７ｂが形成され、左側の側面の上にフッティング部１７ａを覆うサイドウォール１８ａが形成される一方、右側の側面の上にフッティング部１７ｂを覆うサイドウォール１８ａが形成される場合（同様に、フィン活性領域１５ｂの中央部の左側の側面及び右側の側面の双方の上に、フッティング部１７ｃ，１７ｄが形成され、左側の側面の上にフッティング部１７ｃを覆うサイドウォール１８ｂが形成される一方、右側の側面の上にフッティング部１７ｄを覆うサイドウォール１８ｂが形成される場合）を具体例に挙げて説明したが、本発明はこれに限定されるものではない。

例えば、フィン活性領域の中央部の左側の側面及び右側の側面のうち、一方の側面の上にのみ、フッティング部が形成され、他方の側面の上に、フッティング部が形成されない場合がある。この場合も、サイドウォールの高さを、実質的に同一にすることができる。具体的には、一方の側面の上に、フッティング部を覆うサイドウォールを形成し、他方の側面の上に、フッティング部を覆わないサイドウォールを形成し、フッティング部を覆うサイドウォールの高さと、フッティング部を覆わないサイドウォールの高さとを、実質的に同一にすることができる。このため、第１，第２の実施形態と同様の効果を得ることができる。

なお、第１，第２の実施形態では、フィン活性領域１５ａ及びフィン活性領域１５ｂのうち、双方の中央部の側面の上に、フッティング部１７ａ〜１７ｄが形成され、一方（即ち、フィン活性領域１５ａ）の中央部の側面の上に、フッティング部１７ａ，１７ｂを覆うサイドウォール１８ａが形成される一方、他方（即ち、フィン活性領域１５ｂ）の中央部の側面の上に、フッティング部１７ｃ，１７ｄを覆うサイドウォール１８ｂが形成される場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。

例えば、複数のフィン活性領域のうち、少なくとも１つの中央部の側面の上に、フッティング部が形成される場合がある。この場合も、サイドウォールの高さを、実質的に同一にすることができる。具体的には、フッティング部が形成されたフィン活性領域の中央部の側面の上に、フッティング部を覆うサイドウォールを形成し、フッティング部が形成されていないフィン活性領域の中央部の側面の上に、フッティング部を覆わないサイドウォールを形成し、フッティング部を覆うサイドウォールの高さと、フッティング部を覆わないサイドウォールの高さとを、実質的に同一にすることができる。このため、第１，第２の実施形態と同様の効果を得ることができる。

なお、第１，第２の実施形態では、２つのフィン活性領域１５ａ，１５ｂの上に、共通のゲート電極２０を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、３つ以上のフィン活性領域の上に、共通のゲート電極を形成してもよい。

なお、第１，第２の実施形態では、フッティング部１７ａ〜１７ｄが、比較的高い結合エネルギーを持つ酸化シリコンからなり、サイドウォール１８ａ，１８ｂが、比較的低い結合エネルギーを持つ窒化シリコンからなる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。即ち、サイドウォールは、フッティング部の材料が持つ結合エネルギーよりも低い結合エネルギーを持つ材料からなればよい。具体的には例えば、フッティング部が、シリコン酸化膜であり、サイドウォールが、シリコン酸窒化膜であってもよい。

なお、第１，第２の実施形態では、フッティング部１７ａ〜１７ｄの断面形状が、例えば三角形状である場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。

なお、第１，第２の実施形態では、サイドウォール１８ａにより、フッティング部１７ａ，１７ｂを完全に覆い、且つ、サイドウォール１８ｂにより、フッティング部１７ｃ，１７ｄを完全に覆う場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、図９に示すように、サイドウォール１８ａにより、フッティング部１７ａ，１７ｂを完全に覆う一方、サイドウォール３８ｂにより、フッティング部３７ｃ，３７ｄの上部のみを覆い、フッティング部３７ｃ，３７ｄの下部を露出させてもよい。この場合も、サイドウォール１８ａ，３８ｂの高さを、実質的に同一にすることができる。このため、第１，第２の実施形態と同様の効果を得ることができる。このように、本発明の効果を得るには、フッティング部の上部がサイドウォールから突出することがないように、サイドウォールにより、フッティング部の少なくとも上部を覆うことが好ましい。

以上説明したように、本発明は、フィントランジスタのオン電流のばらつきを抑制することができ、フィントランジスタを有する半導体装置及びその製造方法に有用である。

１０ 半導体基板
１１Ｘ，１１ 第１の膜
１２Ｘ，１２ 第２の膜
１３Ｘ ハードマスク用膜
１３ ハードマスク
１４ レジストパターン
１５ａ，１５ｂ フィン活性領域
１６Ｘ 素子分離用膜
１６ 素子分離膜
１７ａ〜１７ｄ，３７ｃ，３７ｄ フッティング部
１８ サイドウォール用膜
１８ａ，１８ｂ，３８ｂ サイドウォール
１９ａ，１９ｂ ゲート絶縁膜
２０ ゲート電極
２１ａ，２１ｂ ソース領域
２２ａ，２２ｂ ドレイン領域
Ｗ15a，Ｗ15b フィン幅
Ｐ15 間隔
Ｈ15a，Ｈ15b フィン高さ
Ｈｅ15a，Ｈｅ15b 実効フィン高さ
Ｈ18a，Ｈ18b 高さ
Ｅ15a，Ｅ18 エッチング量
ＴｒＡ，ＴｒＢ フィントランジスタ

Claims (18)

1. 半導体基板の上に形成され、前記半導体基板から突出するフィン活性領域と、
   前記半導体基板の上に形成され、前記フィン活性領域の下部の側面を覆う素子分離膜と、
   前記素子分離膜から突出する前記フィン活性領域の中央部及び上部のうち、中央部の側面の上に形成されたサイドウォールとを備え、
   前記フィン活性領域の上部は、前記サイドウォールから突出していることを特徴とする半導体装置。
2. 前記サイドウォールは、前記フィン活性領域の中央部の側面の上に存在するフッティング部を覆っていることを特徴とする請求項１に記載の半導体装置。
3. 前記フッティング部は、前記素子分離膜と同一の材料からなり、
   前記サイドウォールは、前記素子分離膜と異なる材料からなることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記フッティング部は、前記素子分離膜と同一の材料からなり、
   前記サイドウォールは、前記素子分離膜の材料が持つ結合エネルギーよりも低い結合エネルギーを持つ材料からなることを特徴とする請求項１又は２に記載の半導体装置。
5. 前記素子分離膜は、シリコン酸化膜であり、
   前記サイドウォールは、シリコン窒化膜又はシリコン酸窒化膜であることを特徴とする請求項３又は４に記載の半導体装置。
6. 前記フィン活性領域の上部の側面及び上面の上に形成されたゲート絶縁膜と、
   前記フィン活性領域の上に、前記フィン活性領域の上部との間に前記ゲート絶縁膜を介在させて形成されたゲート電極とをさらに備えていることを特徴とする請求項１〜５のうちいずれか１項に記載の半導体装置。
7. 前記フィン活性領域は、前記半導体基板の上に複数形成されており、
   前記複数のフィン活性領域は、同一のフィン幅を有し、且つ、隣り合う前記フィン活性領域同士の間の間隔が同一となるように配列されていることを特徴とする請求項１〜６のうちいずれか１項に記載の半導体装置。
8. 半導体基板の上に、前記半導体基板から突出する複数のフィン活性領域を形成する工程（ａ）と、
   前記半導体基板の上に、前記複数のフィン活性領域の各々の下部の側面を覆う第１の絶縁膜からなる素子分離膜を形成する工程（ｂ）と、
   前記素子分離膜の上に、前記複数のフィン活性領域の各々の中央部及び上部を覆う第２の絶縁膜からなるサイドウォール用膜を形成する工程（ｃ）と、
   前記サイドウォール用膜をエッチングして、前記複数のフィン活性領域の各々の中央部の側面の上に、前記第２の絶縁膜からなるサイドウォールを形成する工程（ｄ）とを備えることを特徴とする半導体装置の製造方法。
9. 前記工程（ｂ）は、
   前記半導体基板の上に、隣り合う前記フィン活性領域同士の間を埋め込むように、前記第１の絶縁膜からなる素子分離用膜を形成する工程（ｂ１）と、
   前記素子分離用膜をエッチングして、前記素子分離膜を形成すると共に、前記複数のフィン活性領域の各々の中央部及び上部のうち、少なくとも上部を露出させる工程（ｂ２）とを有し、
   前記工程（ｂ２）において、前記複数のフィン活性領域のうち、少なくとも１つのフィン活性領域の中央部の側面の上に、前記素子分離用膜の一部が残存して、前記第１の絶縁膜からなるフッティング部が形成され、
   前記工程（ｄ）において、前記サイドウォールは、前記フッティング部を覆うように形成されることを特徴とする請求項８に記載の半導体装置の製造方法。
10. 前記第１の絶縁膜と前記第２の絶縁膜とは、互いに異なる材料からなることを特徴とする請求項８又は９に記載の半導体装置の製造方法。
11. 前記第２の絶縁膜は、前記第１の絶縁膜の材料が持つ結合エネルギーよりも低い結合エネルギーを持つ材料からなることを特徴とする請求項８又は９に記載の半導体装置の製造方法。
12. 前記第１の絶縁膜は、シリコン酸化膜であり、
    前記第２の絶縁膜は、シリコン窒化膜又はシリコン酸窒化膜であることを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
13. 前記工程（ｄ）において、前記サイドウォール用膜と前記フィン活性領域との選択比は、５以上であることを特徴とする請求項８〜１２のうちいずれか１項に記載の半導体装置の製造方法。
14. 前記工程（ｄ）において、エッチングガスとしてフルオロカーボン系のガスを用いて、前記サイドウォール用膜をエッチングすることを特徴とする請求項８〜１３のうちいずれか１項に記載の半導体装置の製造方法。
15. 前記工程（ｃ）において、前記サイドウォール用膜の膜厚は、５ｎｍ以上で且つ７５ｎｍ以下であることを特徴とする請求項８〜１４のうちいずれか１項に記載の半導体装置の製造方法。
16. 前記複数のフィン活性領域のフィン幅は、３０ｎｍ以下であり、
    隣り合う前記フィン活性領域同士の間の間隔は、１８０ｎｍ以下であることを特徴とする請求項１５に記載の半導体装置の製造方法。
17. 前記工程（ｄ）の後に、前記複数のフィン活性領域の各々の上部の上に、ゲート絶縁膜を形成する工程（ｅ）と、
    前記複数のフィン活性領域の上に、前記複数のフィン活性領域の各々の上部との間に前記ゲート絶縁膜を介在させて、ゲート電極を形成する工程（ｆ）とをさらに備えることを特徴とする請求項８〜１６のうちいずれか１項に記載の半導体装置の製造方法。
18. 前記工程（ｅ）において、前記複数のフィン活性領域の各々の上部を酸化して、前記複数のフィン活性領域の各々の上部の側面及び上面の上に、前記ゲート絶縁膜を形成することを特徴とする請求項１７に記載の半導体装置の製造方法。

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