JP2004235230A - 短チャネル効果を抑制したｍｉｓ型電解効果トランジスタ - Google Patents
短チャネル効果を抑制したｍｉｓ型電解効果トランジスタ Download PDFInfo
- Publication number
- JP2004235230A JP2004235230A JP2003019056A JP2003019056A JP2004235230A JP 2004235230 A JP2004235230 A JP 2004235230A JP 2003019056 A JP2003019056 A JP 2003019056A JP 2003019056 A JP2003019056 A JP 2003019056A JP 2004235230 A JP2004235230 A JP 2004235230A
- Authority
- JP
- Japan
- Prior art keywords
- region
- source
- drain
- channel region
- barrier layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 34
- 230000000694 effects Effects 0.000 title claims abstract description 17
- 230000004888 barrier function Effects 0.000 claims abstract description 85
- 239000004065 semiconductor Substances 0.000 claims abstract description 38
- 239000000463 material Substances 0.000 claims abstract description 22
- 229910052710 silicon Inorganic materials 0.000 claims description 34
- 239000010703 silicon Substances 0.000 claims description 34
- 239000000969 carrier Substances 0.000 claims description 31
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical group [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 21
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 20
- 238000002347 injection Methods 0.000 abstract description 23
- 239000007924 injection Substances 0.000 abstract description 23
- 239000002184 metal Substances 0.000 abstract description 4
- 229910052751 metal Inorganic materials 0.000 abstract description 4
- 239000012212 insulator Substances 0.000 abstract 1
- 239000000243 solution Substances 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 33
- 239000010408 film Substances 0.000 description 19
- 239000000758 substrate Substances 0.000 description 17
- 238000010586 diagram Methods 0.000 description 13
- 239000012535 impurity Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 230000005284 excitation Effects 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 108091006149 Electron carriers Proteins 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910018999 CoSi2 Inorganic materials 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000012050 conventional carrier Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】短チャネル効果を抑制したＭＩＳ型電界効果トランジスタを提供することができる。
【解決手段】ＭＩＳ型電界効果トランジスタにおいて、チャネル領域と、当該チャネル領域に絶縁膜を介して設けられたゲート電極と、前記ゲート電極の両側に設けられたソース領域及びドレイン領域と、前記ソース領域とチャネル領域との間に設けられ、当該ソース領域よりバンドギャップが大きい材料からなるソースバリア層とを有し、当該ソースバリア層は、ゲート電圧が印加された時にキャリアがソース領域からチャネル領域にトンネル注入される程度に薄い膜厚を有する。ソース領域とチャネル領域との間に、ソース領域よりもバンドギャップが大きい材料からなるソースバリア層が形成されているので、ソース・ドレイン間にバイアス電圧が印加された状態であっても、ゲート電圧が印加されなければ、そのソースバリア層によりソース領域からのキャリアの注入が抑制され、ゲート電圧が印加されたときにソース領域からのキャリアがトンネル注入される。
【選択図】図４
【解決手段】ＭＩＳ型電界効果トランジスタにおいて、チャネル領域と、当該チャネル領域に絶縁膜を介して設けられたゲート電極と、前記ゲート電極の両側に設けられたソース領域及びドレイン領域と、前記ソース領域とチャネル領域との間に設けられ、当該ソース領域よりバンドギャップが大きい材料からなるソースバリア層とを有し、当該ソースバリア層は、ゲート電圧が印加された時にキャリアがソース領域からチャネル領域にトンネル注入される程度に薄い膜厚を有する。ソース領域とチャネル領域との間に、ソース領域よりもバンドギャップが大きい材料からなるソースバリア層が形成されているので、ソース・ドレイン間にバイアス電圧が印加された状態であっても、ゲート電圧が印加されなければ、そのソースバリア層によりソース領域からのキャリアの注入が抑制され、ゲート電圧が印加されたときにソース領域からのキャリアがトンネル注入される。
【選択図】図４
Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳ型の電界効果トランジスタに関し、特に短チャネル効果を抑制した短チャネルのＭＩＳ型電界効果トランジスタの新規な構造に関する。
【０００２】
【従来の技術】
シリコンを利用したＭＩＳ型電界効果トランジスタ（ＦＥＴ）は、シリコン基板表面に形成したシリコン酸化膜をゲート絶縁膜として利用し、更にその上にゲート電極が形成されている。そして、ゲート電極の両側に高濃度のソース領域とドレイン領域とが形成される。そして、ゲート電極に印加されるゲート電圧（正確にはゲート・チャネル間電圧）によりソース・ドレイン間に流れるドレイン電流のオン・オフが制御される。
【０００３】
図１は、従来の一般的なＭＩＳ型ＦＥＴの断面図である。Ｐ型のシリコン基板１０上に、ゲート酸化膜２２、ゲート電極２４が形成され、ゲート電極の両側にｎ型のソース領域１２とドレイン領域１４とが形成され、ソース領域１２及びドレイン領域１４とチャネルが形成される領域１６との間に、不純物濃度が低いエクステンション領域１８，２０が形成される。ゲート電極２４やソース領域１２，ドレイン領域１４には金属シリサイド層２６Ｇ、２６Ｓ、２６Ｄが形成される。また、ゲート電極２４の側壁両側には絶縁膜２８が形成され、ソース領域１２とドレイン領域１４の両側には素子分離領域１６が形成される。このようなＭＩＳ型電界効果トランジスタについては、例えば以下の非特許文献１に開示されている。
【０００４】
図２は、図１のトランジスタのエネルギー準位図である。この図は、シリコン基板１０の表面近傍のソース領域１２から、チャネル領域１６、ドレイン領域１４に至る部分についてのエネルギー準位分布を示す。ＭＩＳ型ＦＥＴは、ソース・ドレイン間に所定のバイアス電圧Ｖｄｓを印加した状態で、ゲート電圧Ｖｇ（正確にはゲート・チャネル間電圧）を制御することにより、ドレイン電流のオン・オフを制御する。つまり、図２は、ソース・ドレイン間にバイアス電圧Ｖｄｓが印加された状態を示す。
【０００５】
ソース・チャネル間及びドレイン・チャネル間にはＰＮ接合がそれぞれ形成されている。そして、ソース領域からチャネル領域へのキャリアの供給は、ＰＮ接合での熱励起キャリア拡散注入により行われる。即ち、ソース・ドレイン間にバイアス電圧Ｖｄｓが印加された状態で、ゲート電圧が印加されない時は、実線に示すとおり、導電帯の底Ｅｃと価電子帯の上端Ｅｖとは、チャネル領域１６のソース領域１２側でエネルギーレベルが高くなり、ソース領域１２からチャネル領域１６に注入されるキャリアはなく、ソース・ドレイン間を流れるキャリアは発生しない。それに対して、ゲート電圧が印加されると、破線に示すとおり、導電帯Ｅｃと価電子帯Ｅｖのエネルギーレベル下がり、ソース領域１２内のキャリアがチャネル領域１６側に注入され、ソース・ドレイン間にドレイン電流が発生する。従って、バイアス電圧Ｖｄｓが印加された状態でも、チャネル領域内のエネルギーレベルがゲート電圧印加の有無によって上下して、ソース領域１２からのキャリアの注入を確実に制御することで、ドレイン電流のオン・オフ比率を高くすることができる。
【０００６】
ところで、ドレイン電流を多くして駆動能力を高めるためには、チャネル長を短くすることが必要である。従って、より高速で高駆動能力の要請から、ＭＩＳ型ＦＥＴのチャネル長は短くなる傾向にある。しかしながら、より短チャネル化することにより、ドレイン電流のオフリーク電流が増大して、オン・オフ比率が低下するという短チャネル効果が生じることが確認されている。
【０００７】
図３は、短チャネル効果を説明するためのエネルギー準位図である。図３の例は、図２に比較するとチャネル長Ｌが短くなっていて、図２と同じソース・ドレイン電圧Ｖｄｓが印加されている。チャネル長Ｌが短くなったため、ドレイン領域１４に印加された電圧による電界の影響が、チャネル領域１６のソース領域１２近傍まで及び、その結果、ゲート電圧Ｖｇを印加しない状態でも、ソース・チャネル間のＰＮ接合のエネルギーの障壁が低くなり、ソース領域１２からキャリアが移動して、オフ状態でのリーク電流を招いてしまう。つまり、ソース・ドレイン間にバイアス電圧を印加した状態において、ゲート電圧にるドレイン電流のオン・オフ制御が適切に行うことができなくなる。これが、ゲート電流のオン・オフ比を低下させる理由であり、短チャネル効果による特性劣化の現象である。
【０００８】
このような短チャネル効果を抑制するために、チャネル領域を高濃度にしたり、ドレイン領域１４に近接するチャネル領域に高濃度のポケット領域を設けて、ドレイン電圧による電界の影響がチャネル領域のソース領域近傍にまで及ばないようにすることが提案されている。
【０００９】
【非特許文献１】
Ｙ． Ｍｏｍｉｙａｍａ， Ｋ． Ｏｋａｂｅ＊， Ｈ． Ｎａｋａｏ， Ｍ． Ｋａｓｅ， Ｍ． Ｋｏｊｉｍａ， ａｎｄ Ｔ． Ｓｕｇｉｉ 著、”Ｌａｔｅｒａｌ Ｅｘｔｅｎｓｉｏｎ Ｅｎｇｉｎｅｅｒｉｎｇ ｕｓｉｎｇ Ｎｉｔｒｏｇｅｎ Ｉｍｐｌａｎｔａｔｉｏｎ （Ｎ−ｔｕｂ） ｆｏｒ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ ４０−ｎｍ ｐＭＯＳＦＥＴｓ，” Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ， ｐｐ． ６４７−６５０， ２００２．
【００１０】
【発明が解決しようとする課題】
しかしながら、チャネル長が１０ｎｍ程度のＭＩＳ型ＦＥＴまで微細化されると、従来のチャネル領域の高濃度化やドレイン領域近傍のポケット領域構造では、十分に短チャネル効果を抑制することは困難になることが予想される。そのため、ドレイン電流を増大させるなどの目的で微細化をすすめることが困難になることが予想される。また、チャネル領域を高濃度化したり、高濃度のポケット領域を設けると、ＰＮ接合の接合容量が大きくなり、高速動作の妨げになる。
【００１１】
そこで、本発明の目的は、トレイン電流のオン・オフ比の低下を伴わずに短チャネル化することができるＭＩＳ型ＦＥＴを提供することにある。
【００１２】
【課題を解決するための手段】
上記の目的を達成するために、本発明の第１の側面は、ＭＩＳ型電界効果トランジスタにおいて、チャネル領域と、当該チャネル領域に絶縁膜を介して設けられたゲート電極と、前記ゲート電極の両側に設けられたソース領域及びドレイン領域と、前記ソース領域とチャネル領域との間に設けられ、当該ソース領域よりバンドギャップが大きい材料からなるソースバリア層とを有し、当該ソースバリア層は、ゲート電圧が印加された時にキャリアがソース領域からチャネル領域にトンネル注入される程度に薄い膜厚を有することを特徴とする。
【００１３】
上記第１の側面によれば、ソース領域とチャネル領域との間に、ソース領域よりもバンドギャップが大きい材料からなるソースバリア層が形成されているので、ソース・ドレイン間にバイアス電圧が印加された状態であっても、ゲート電圧が印加されなければ、そのソースバリア層によりソース領域からのキャリアの注入が抑制され、ゲート電圧が印加されたときにソース領域からのキャリアがトンネル注入される。つまり、ソースバリア層を設けることにより、ドレイン電流の発生が、従来のキャリアの熱励起による拡散注入ではなく、キャリアのトンネル注入により生じる。従って、ゲート電圧を印加しない状態でリーク電流が発生する短チャネル効果が抑制され、ドレイン電流のオン・オフ比の低下を抑えることができる。また、従来例のように、チャネル濃度を高くする必要がないので、ソース・チャネル間及びドレイン・チャネル間のＰＮ接合容量による寄生容量を低く抑えることができ、高速動作が可能になる。
【００１４】
更に、第１の側面によれば、ソース・チャネル領域間にＰＮ接合ではなく、ソースバリア層を設けている。従って、ＰＮ接合領域が製法上の理由から一定の長さにならざるを得ないことに起因して、ＰＮ接合領域でキャリアが散乱を受けて抵抗が高くなることが防止され、その分ドレイン電流を大きくすることができる。また、ソース・チャネル領域間のＰＮ接合形成に伴って形成されていたソース領域とゲート電極との重なり領域がなくなり、ゲート・インデュースト・ドレイン・リーク電流を抑制することができ、低消費電力動作が可能になる。このリーク電流については後に詳述する。
【００１５】
上記発明の第１の側面において、より好ましい実施例では、前記ドレイン・ソース間にバイアス電圧が印加された状態で、前記ゲート電極とチャネル領域間に印加される電圧に応じて、前記ソースバリア層のトンネル確率が制御されることを特徴とする。ゲート電極とチャネル領域間に印加される電圧を制御することにより、チャネル領域のエネルギーレベルを上下させることができ、それに伴って、ソース領域からのキャリアのトンネル確率を制御することができる。従来の熱励起注入によるキャリアの制御に比較して、トンネル確率を利用したキャリアの制御のほうが、オン・オフ比を高くすることができる。
【００１６】
本発明の第２の側面は、ＭＩＳ型電界効果型トランジスタにおいて、第１導電型の半導体からなるチャネル領域と、当該チャネル領域に絶縁膜を介して設けられたゲート電極と、前記ゲート電極の両側に設けられた前記第１導電型と反対の第２導電型の半導体からなるソース領域及びドレイン領域と、前記ソース領域とチャネル領域との間に設けられ、当該ソース領域より電子親和力が小さい半導体材料からなるソースバリア層とを有し、当該ソースバリア層は、ゲート電圧が印加された時にキャリアがソース領域からチャネル領域にトンネル注入される程度に薄い膜厚を有することを特徴とする。
【００１７】
上記第２の側面において、好ましい実施例では、チャネル領域とソース領域及びドレイン領域はシリコン半導体からなり、ソースバリア層はシリコンカーバイド半導体からなる。これらの半導体は格子整合するので、チャネル領域上にソースバリア層をエピタキシャル成長させることができる。
【００１８】
本発明の第３の側面は、ＭＩＳ型電界効果型トランジスタにおいて、第１導電型の半導体からなるチャネル領域と、当該チャネル領域に絶縁膜を介して設けられたゲート電極と、前記ゲート電極の両側に設けられたソース領域及びドレイン領域と、前記ソース領域とチャネル領域との間に設けられ、当該ソース領域より電子親和力が小さい材料であって、前記チャネル領域及びソース領域と格子整合する材料からなるソースバリア層とを有し、当該ソースバリア層は、ゲート電圧が印加された時にキャリアがソース領域からチャネル領域にトンネル注入される程度に薄い膜厚を有することを特徴とする。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００２０】
図４は、本実施の形態におけるＭＩＳ型ＦＥＴの断面図である。本実施の形態のＭＩＳ型ＦＥＴは、Ｐ型のシリコン半導体基板３０の表面にＮ型のソース領域３２とドレイン領域３４とが形成されている。そして、ソース領域３２とチャネル領域４６との間に、ソース領域よりもバンドギャップが大きいソース・バリア層３６が設けられる。また、ドレイン領域３４とチャネル領域３６との間にも、ドレイン領域よりもバンドギャップが大きいドレイン・バリア層３８が設けられる。ソース、ドレイン領域３２，３４は、共にＮ型のシリコン半導体層で形成されているのに対して、ソース・バリア層３６及びドレイン・バリア層３８は、例えば、不純物がドープされていないｉ型のシリコンカーバイド層（ＳｉＣ層）で形成される。ＳｉＣは、シリコン半導体に比較するとバンドギャップが大きく、従って、導電帯の底から真空準位までの電子親和力がＳｉＣのほうがシリコンに比較すると小さい。そのため、ソース領域とチャネル領域間に形成されたＳｉＣからなるソース・バリア層は、エネルギー障壁を形成する。また、ドレイン・バリア層も同様にエネルギー障壁を形成する。
【００２１】
更に、このソース・バリア層３６とドレイン・バリア層３８とは、キャリアがトンネルする程度に薄く、例えば２ｎｍ程度に、形成されている。従って、ソース領域からのキャリアは、熱励起拡散注入ではなくトンネル注入によりチャネル領域内に注入される。
【００２２】
ソース領域３２とドレイン領域３４間には、所定のバイアス電圧が印加されるが、ドレイン領域３４側により高い電位が印加されると、ソース領域３２から電子のキャリアがチャネル領域、ドレイン領域と流れる。この場合は、上記のとおり、ソース・バリア層３６がエネルギー障壁として機能する。従って、後述するとおり、ゲート電圧Ｖｇが低いとバリア層３６のトンネル確率が低く、ソース領域からのキャリアのトンネル注入は行われずドレイン電流は抑制され、ゲート電圧Ｖｇが高くなるとそのトンネル確率が高くなり、ソース領域からのトンネル注入が行われてドレイン電流が発生する。
【００２３】
一方、ソース領域３２側により高い電位が印加されると、ドレイン領域３４がソース領域として機能し、そこから電子のキャリアが注入される。その場合は、ドレイン・バリア層３８がエネルギー障壁を形成し、ゲート電圧Ｖｇが低いとバリア層３８のトンネル確率は低く、キャリアの注入はなく、ゲート電圧Ｖｇが高いとバリア層３８のトンネル確率が高くなり、ドレイン領域３４のキャリアのトンネル注入が行われる。
【００２４】
ソース領域３２とドレイン領域３４との間のチャネル領域４６の上には、ゲート絶縁膜２２と、ゲート電極２４と、ゲートシリサイド層２６Ｇとが形成される。このゲート電極構造は、従来例と同じである。なお、図４には、素子分離構造は省略されているが、図１の従来例と同様の構成が設けられる。また、シリコン基板３０の表面がチャネル領域４６となっているが、絶縁基板上に形成した単結晶シリコン層をチャネル領域４６とする構成でもよい。
【００２５】
図５は、本実施の形態のＭＩＳ型ＦＥＴのエネルギー準位図である。図５（Ａ）は、ソース・ドレイン間にバイアスが印加されておらず、ゲート電圧も印加されていない状態のエネルギー準位を示す。図中には、導電帯の底Ｅｃと、価電子帯の上端Ｅｖと、フェルミーレベルＥｆとが示されている。ソース領域３２及びドレイン領域３４は、Ｎ型のシリコン層で形成され、チャネル領域４６は、Ｐ型のシリコンで形成されている。また、バリア層３６，３８は、共にノンドープのシリコンカーバイド（ＳｉＣ）で形成されている。ＳｉＣは、シリコンに比較すると、バンドギャップが大きく、電子親和力が小さい。そのため、シリコンからなるソース・チャネル領域間とドレイン・チャネル領域間にＳｉＣ層３６，３８を形成すると、コンダクションバンドＥｃにエネルギーバリアが形成される。
【００２６】
図５（Ｂ）は、ソース・ドレイン間にバイアス電圧Ｖｄｓを印加した状態のエネルギー準位の変化を示す。ソース領域３２に対してドレイン領域３４側が高くなるようにバイアス電圧が印加された結果、ドレイン領域のエネルギーレベルが低くなり、それの影響でチャネル領域のエネルギーレベルの下がっている。図３に示した従来例では、ソース・チャネル領域間がＰＮ接合のみであるので、ゲート電圧が印加されていなくてもソース領域内の電子のキャリアが熱励起注入によりチャネル領域内に注入され、リーク電流の原因になっていた。それに対して、図５（Ｂ）の例では、ゲート電圧が印加されない実線の状態では、チャンネル領域４６のソース領域３２に近い領域のエネルギーレベルは多少高くなっている。そして、ソース・チャネル領域間に設けられたＳｉＣからなるソース・バリア層３６がエネルギーバリアを形成している。従って、ソース領域内の電子のキャリアがソース・バリア層３６をトンネルする確率は低い。つまり、ソース・バリア層３６のチャネル側のエネルギーレベルが高く、そのエネルギーレベルに存在しうるソース領域内のキャリア密度が低いので、バリア層をトンネルする確率は低く抑えられ、キャリアのトンネル注入は非常に少なく抑えられる。一方、ゲート電圧が印加された破線の状態では、ソース・バリア層３６に隣接するチャネル領域４６のエネルギーレベルは低くなる。それに伴い、同じエネルギーレベルに存在しうるソース領域内のキャリア密度が高いので、バリア層をトンネルする確率は非常に高くなり、多くのキャリアがトンネル注入し、大きなドレイン電流が発生することになる。
【００２７】
このように、本実施の形態のＭＩＳ型ＦＥＴは、ソース・チャネル領域間にソース・バリア層３６を設けたことにより、ソース領域からのキャリア注入が、トンネル注入となる。そして、ゲート・チャネル間の電圧を制御することにより、そのトンネル確率が制御され、オフ状態でのリーク電流を抑制し、ドレイン電流のオン・オフ比を高くすることができる。
【００２８】
図５（Ｂ）の動作は、ソース領域側にドレイン領域よりも高い電圧を印加した場合も同じである。その場合は、ドレイン・チャネル間のバリア層３８がキャリアのトンネル注入層として機能する。
【００２９】
図６は、ドレイン電流のオン・オフ比を示す図である。横軸はゲート電圧Ｖｇを縦軸はドレイン電流Ｉｄの対数ｌｏｇＩｄを示す。ＭＩＳ型ＦＥＴでは、ソース・ドレイン間に所定のバイアス電圧を印加した状態で、ゲート電圧Ｖｇ（正確にはゲート・チャネル間電圧）を変化させると、ドレイン電流がオフの状態からオンの状態に変化する。ゲート電圧Ｖｇが所定のレベル以上になると、ドレイン電流は飽和する。
【００３０】
図中、破線は、従来のＭＩＳ型ＦＥＴのチャネル長を短くした場合の特性である。ゲート電圧Ｖｇがゼロのオフ状態においても、リーク電流Ｉｏｆｆが発生し、オン・オフ比が悪くなっている。それに対して、実線は、図４の実施の形態のＭＩＳ型ＦＥＴのチャネル長を短くした場合の特性である。ゲート電圧Ｖｇがゼロのオフ状態におけるリーク電流Ｉｏｆｆは、従来例よりも３−４桁低くなっている。従って、オン・オフ比は改善されている。
【００３１】
図７は、本実施の形態のＭＩＳ型ＦＥＴの製造プロセスを示す図である。図７（Ａ）では、Ｐ型のシリコン基板３０上に、シリコン酸化膜からなるゲート絶縁層２２とポリシリコンからなるゲート電極層２４とが形成される。ゲート電極層上にレジストが塗布され、露光、現像によりゲート電極を形成するマスクパターンが形成される。そして、図７（Ｂ）に示されるとおり、マスクパターン５０を利用して、ゲート電極層２４とゲート絶縁層２２がエッチングされてパターニングされる。更に、マスクパターン５０を利用して、シリコン基板３０の表面がエッチングされ、凹部５２が形成される。
【００３２】
その後、図７（Ｃ）に示されるとおり、凹部５２のシリコン基板上に、エピタキシャル成長法によりシリコンカーバイド層３６，３８を、２ｎｍ程度に薄く形成する。それに引き続いて、シリコンカーバイド層３６，３８上にＮ型不純物をドープしたシリコンをエピタキシャル成長してソース領域３２とドレイン領域３４とを形成する。その結果、図示されるとおり、ゲート電極２４の両側にソース領域３２及びドレイン領域３４が形成される。好ましくは、ソース領域３２とドレイン領域３４は、ゲート電極２４の両端部とオーバラップしない、若しくはわずかにオーバーラップするように形成される。このオーバーラップの程度は、ＰＮ接合形成時の熱アニール工程に比較するとより高い精度で制御することができる。
【００３３】
図８は、ゲート・インデュースト・ドレイン・リーケージ（ＧＩＤＬ）現象を示す図である。図８には、図１に示した従来例のゲート電極２４、ゲート絶縁膜２２及びソース領域１８方向のエネルギー準位図が示されている。この状態では、ゲート電圧Ｖｇが低く制御されて、ゲート電極２４のレベルが高くなっている。そのため、ゲート電極２４と重なるゲート絶縁膜２２直下のソース領域１８のエネルギーレベルも、ゲート絶縁膜２２のカップリングにより高くなり、その結果、ソース領域１８内の価電子帯内の電子が、導電帯側にトンネル注入し、ソース領域からチャネル領域にキャリアが注入され、ドレイン電流が発生する。これが、ＧＩＤＬ現象であり、図６のグラフの一点鎖線で示した特性（ＧＩＤＬ）の原因となる。このように、ゲート電極とソース領域との重なりが大きくなると、ゲート電圧を下げた時の影響がソース領域内にもおよび、上記のようなオフ状態にもかかわらずドレイン電流が増加する現象を招くことになる。
【００３４】
本実施の形態では、ソース領域とドレイン領域を不純物のイオン注入とアニール工程により形成しないので、ゲート電極とソース領域との重なりの程度を殆どゼロまたは非常に小さくすることができ、上記のようなＧＩＤＬ現象を抑制することができる。つまり、図７（Ｂ）（Ｃ）に示した製造工程において、凹部５２のエッチングにて、ゲート電極２４の下へのアンダーエッチングをできるだけ小さくするように制御することで、そのような重なりを抑えることができる。
【００３５】
本実施の形態のＭＩＳ型ＦＥＴは、図４に示したチャネルが基板の表面に形成されるものに限定されない。例えば、ＦＩＮ型や縦型構造であっても良い。図９は、ＦＩＮ型のＭＩＳ型ＦＥＴの一例を示す斜視図である。このＦＥＴは、少なくとも表面が絶縁材料からなる基板１の表面に、四角柱形状のシリコンからなるソース領域３２と、ＳｉＣからなるソース・バリア層３６と、ゲート電極２４の中に埋め込まれているシリコンからなるチャネル領域（図示せず）と、ＳｉＣからなるドレイン・バリア層（図示せず）と、シリコンからなるドレイン領域３４とが順に形成されている。そして、チャネル領域の左右と上側の３方向から囲むようにゲート電極２４が、ゲート絶縁膜２２を介して形成される。つまり、ゲート電極２４の両側にソース領域３２とドレイン領域３４とが羽状（ｆｉｎ形状）に形成されている。ソース、ドレイン領域はそれぞれＮ型シリコン、図示しないチャネル領域はＰ型シリコンで形成されている。また、両バリア層はノンドープである。
【００３６】
この構成において、ソース・チャネル領域間とドレイン・チャネル領域間に、それらよりもバンドギャップが大きく、電子親和力が小さいバリア層がそれぞれ形成されている。従って、ソース領域またはドレイン領域からチャネル領域へのキャリアの注入は、バリア層のトンネル注入により行われるので、ゲート電圧によるドレイン電流のオン・オフ電流比を大きくすることができる。
【００３７】
図１０は、本実施の形態における縦型のＭＩＳ型ＦＥＴの一例を示す断面図である。このＭＩＳ型ＦＥＴは、Ｐ型のシリコン基板３０のひとつの水平面に、ＳｉＣからなるノンドープのドレインバリア層３８と、Ｎ型のシリコンからなるドレイン領域３４とが形成されている。また、シリコン基板３０の縦方向の壁にゲート絶縁膜２２を介してゲート電極２４が形成されている。更に、シリコン基板３０の別の水平面状に、ＳｉＣからなるノンドープのソースバリア層３６と、Ｎ型のシリコンからなるソース領域３２とが形成されている。従って、チャネルは、シリコン基板２０の縦方向の壁とドレイン領域側の水平面の界面領域に形成される。
【００３８】
この縦型構造のＦＥＴにおいても、ソース・チャネル領域間とドレイン・チャネル領域間に、それらよりもバンドギャップが大きく、電子親和力が小さいバリア層がそれぞれ形成されている。従って、ソース領域またはドレイン領域からチャネル領域へのキャリアの注入は、バリア層のトンネル注入により行われるので、ゲート電圧によるドレイン電流のオン・オフ電流比を大きくすることができる。
【００３９】
上記の実施の形態では、ソース領域側とドレイン領域側の両側にＳｉＣからなるバリア層を設けている。これは、トランジスタの動作は、ソース領域とドレイン領域のいずれかが、キャリアが注入されるソースとしての機能を有するようになるので、両側にバリア層を設けることが好ましい。
【００４０】
また、上記の実施の形態では、ソース領域とドレイン領域がＮ型のシリコン半導体で形成されている。しかしながら、ソース領域及びドレイン領域が、電子親和力がバリア層より大きい金属材料（例えば、Ｍｏ，Ｔａ，Ｗ）または金属シリサイド（例えば、ＣｏＳｉ２やＮｉＳｉ）で形成されてもよい。その場合でも、図５に示したようなエネルギー準位を構成する構造であれば、ソース領域からチャネル領域へのキャリア注入を、バリア層のトンネル注入により行うことができ、そのトンネル注入をゲート・チャネル間の電圧で制御することができるので、短チャネル化されても、ドレイン電流のオン・オフ比を大きくすることができる。
【００４１】
更に、上記の実施の形態では、バリア層は、ＳｉＣにより形成されているが、ソース領域よりバンドギャップが大きく、または電子親和力が小さく、それによりソース領域からみてエネルギーの障壁が形成される材料であれば他の材料でも良い。但し、シリコン半導体基板上にエピタキシャル成長可能な格子整合する材料である必要がある。また、バリア層の厚さは、ソース・ドレイン間にバイアス電圧が印加された状態で、ゲートに導通用の電圧が印加されない状態で、キャリアの注入を抑制するエネルギーバリアが形成され、ゲートに導通用の電圧が印加された状態で、トンネル注入が生じる程度であれば良い。
【００４２】
以上、実施の形態例をまとめると以下の付記の通りである。
【００４３】
（付記１）ＭＩＳ型電界効果トランジスタにおいて、
チャネル領域と、
当該チャネル領域に絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の両側に設けられたソース領域及びドレイン領域と、
前記ソース領域とチャネル領域との間に設けられ、当該ソース領域よりバンドギャップが大きい材料からなるソースバリア層とを有し、
当該ソースバリア層は、ゲート電圧が印加された時にキャリアがソース領域からチャネル領域にトンネル注入される程度に薄い膜厚を有することを特徴とするＭＩＳ型電界効果トランジスタ。
【００４４】
（付記２）付記１において、
前記ドレイン・ソース間にバイアス電圧が印加された状態で、前記ゲート電極とチャネル領域間に印加される電圧に応じて、前記ソースバリア層のトンネル確率が制御されることを特徴とするＭＩＳ型電界効果トランジスタ。
【００４５】
（付記３）付記１において、
前記チャネル領域が、第１導電型の第１の半導体からなり、
前記ソース領域及びドレイン領域が、前記第１導電型と反対の第２導電型の第１の半導体からなり、
前記ソースバリア層は、前記第１の半導体よりもバンドギャップが大きい第２の半導体からなることを特徴とするＭＩＳ型電界効果トランジスタ。
【００４６】
（付記４）付記３において、
前記第１の半導体がシリコンであり、前記第２の半導体がシリコンカーバイドであるあることを特徴とするＭＩＳ型電界効果トランジスタ。
【００４７】
（付記５）付記１において、
更に、前記ドレイン領域とチャネル領域との間に、前記ドレイン領域よりバンドギャップが大きい材料からなるドレインバリア層を有し、当該ドレインバリア層は、ゲート電圧が印加された時にキャリアがドレイン領域からチャネル領域にトンネル注入される程度に薄い膜厚を有することを特徴とするＭＩＳ型電界効果トランジスタ。
【００４８】
（付記６）ＭＩＳ型電界効果型トランジスタにおいて、
第１導電型の半導体からなるチャネル領域と、
当該チャネル領域に絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の両側に設けられた前記第１導電型と反対の第２導電型の半導体からなるソース領域及びドレイン領域と、
前記ソース領域とチャネル領域との間に設けられ、当該ソース領域より電子親和力が小さい半導体材料からなるソースバリア層とを有し、当該ソースバリア層は、ゲート電圧が印加された時にキャリアがソース領域からチャネル領域にトンネル注入される程度に薄い膜厚を有することを特徴とするＭＩＳ型電界効果トランジスタ。
【００４９】
（付記７）付記６において、
前記チャネル領域とソース領域及びドレイン領域は、シリコン半導体からなり、ソースバリア層はシリコンカーバイド半導体からなることを特徴とするＭＩＳ型電界効果トランジスタ。
【００５０】
（付記８）付記６において、
更に、前記ドレイン領域とチャネル領域との間に、前記ドレイン領域より電子親和力が小さい半導体材料からなるドレインバリア層を有し、当該ドレインバリア層は、ゲート電圧が印加された時にキャリアがドレイン領域からチャネル領域にトンネル注入される程度に薄い膜厚を有することを特徴とするＭＩＳ型電界効果トランジスタ。
【００５１】
（付記９）ＭＩＳ型電界効果型トランジスタにおいて、
第１導電型の半導体からなるチャネル領域と、
当該チャネル領域に絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の両側に設けられたソース領域及びドレイン領域と、
前記ソース領域とチャネル領域との間に設けられ、当該ソース領域より電子親和力が小さい材料であって、前記チャネル領域及びソース領域と格子整合する材料からなるソースバリア層とを有し、
当該ソースバリア層は、ゲート電圧が印加された時にキャリアがソース領域からチャネル領域にトンネル注入される程度に薄い膜厚を有することを特徴とするＭＩＳ型電界効果トランジスタ。
【００５２】
（付記１０）付記９において、
前記ソース領域は、金属材料または金属シリサイドのいずれかで形成されることを特徴とするＭＩＳ型電界効果トランジスタ。
【００５３】
（付記１１）付記９において、
更に、前記ドレイン領域とチャネル領域との間に、前記ドレイン領域より電子親和力が小さい材料からなるドレインバリア層を有し、当該ドレインバリア層は、ゲート電圧が印加された時にキャリアがドレイン領域からチャネル領域にトンネル注入される程度に薄い膜厚を有することを特徴とするＭＩＳ型電界効果トランジスタ。
【００５４】
（付記１２）付記１乃至１１のいずれかにおいて、
前記ソース領域は、絶縁基板上に形成されていることを特徴とするＭＩＳ型電界効果トランジスタ。
【００５５】
【発明の効果】
以上、本発明によれば、短チャネル効果を抑制したＭＩＳ型電界効果トランジスタを提供することができる。
【図面の簡単な説明】
【図１】従来の一般的なＭＩＳ型ＦＥＴの断面図である。
【図２】図１のトランジスタのエネルギー準位図である。
【図３】短チャネル効果を説明するためのエネルギー準位図である。
【図４】本実施の形態におけるＭＩＳ型ＦＥＴの断面図である。
【図５】本実施の形態のＭＩＳ型ＦＥＴのエネルギー準位図である。
【図６】ドレイン電流のオン・オフ比を示す図である。
【図７】本実施の形態のＭＩＳ型ＦＥＴの製造プロセスを示す図である。
【図８】ゲート・インデュースト・ドレイン・リーケージ（ＧＩＤＬ）現象を示す図である。
【図９】ＦＩＮ型のＭＩＳ型ＦＥＴの一例を示す斜視図である。
【図１０】本実施の形態における縦型のＭＩＳ型ＦＥＴの一例を示す断面図である。
【符号の説明】
２２：ゲート絶縁膜、２４：ゲート電極、３２：ソース領域、
３４：ドレイン領域、３６：ソースバリア層、３８：ドレインバリア層、
４６：チャネル領域
【発明の属する技術分野】
本発明は、ＭＩＳ型の電界効果トランジスタに関し、特に短チャネル効果を抑制した短チャネルのＭＩＳ型電界効果トランジスタの新規な構造に関する。
【０００２】
【従来の技術】
シリコンを利用したＭＩＳ型電界効果トランジスタ（ＦＥＴ）は、シリコン基板表面に形成したシリコン酸化膜をゲート絶縁膜として利用し、更にその上にゲート電極が形成されている。そして、ゲート電極の両側に高濃度のソース領域とドレイン領域とが形成される。そして、ゲート電極に印加されるゲート電圧（正確にはゲート・チャネル間電圧）によりソース・ドレイン間に流れるドレイン電流のオン・オフが制御される。
【０００３】
図１は、従来の一般的なＭＩＳ型ＦＥＴの断面図である。Ｐ型のシリコン基板１０上に、ゲート酸化膜２２、ゲート電極２４が形成され、ゲート電極の両側にｎ型のソース領域１２とドレイン領域１４とが形成され、ソース領域１２及びドレイン領域１４とチャネルが形成される領域１６との間に、不純物濃度が低いエクステンション領域１８，２０が形成される。ゲート電極２４やソース領域１２，ドレイン領域１４には金属シリサイド層２６Ｇ、２６Ｓ、２６Ｄが形成される。また、ゲート電極２４の側壁両側には絶縁膜２８が形成され、ソース領域１２とドレイン領域１４の両側には素子分離領域１６が形成される。このようなＭＩＳ型電界効果トランジスタについては、例えば以下の非特許文献１に開示されている。
【０００４】
図２は、図１のトランジスタのエネルギー準位図である。この図は、シリコン基板１０の表面近傍のソース領域１２から、チャネル領域１６、ドレイン領域１４に至る部分についてのエネルギー準位分布を示す。ＭＩＳ型ＦＥＴは、ソース・ドレイン間に所定のバイアス電圧Ｖｄｓを印加した状態で、ゲート電圧Ｖｇ（正確にはゲート・チャネル間電圧）を制御することにより、ドレイン電流のオン・オフを制御する。つまり、図２は、ソース・ドレイン間にバイアス電圧Ｖｄｓが印加された状態を示す。
【０００５】
ソース・チャネル間及びドレイン・チャネル間にはＰＮ接合がそれぞれ形成されている。そして、ソース領域からチャネル領域へのキャリアの供給は、ＰＮ接合での熱励起キャリア拡散注入により行われる。即ち、ソース・ドレイン間にバイアス電圧Ｖｄｓが印加された状態で、ゲート電圧が印加されない時は、実線に示すとおり、導電帯の底Ｅｃと価電子帯の上端Ｅｖとは、チャネル領域１６のソース領域１２側でエネルギーレベルが高くなり、ソース領域１２からチャネル領域１６に注入されるキャリアはなく、ソース・ドレイン間を流れるキャリアは発生しない。それに対して、ゲート電圧が印加されると、破線に示すとおり、導電帯Ｅｃと価電子帯Ｅｖのエネルギーレベル下がり、ソース領域１２内のキャリアがチャネル領域１６側に注入され、ソース・ドレイン間にドレイン電流が発生する。従って、バイアス電圧Ｖｄｓが印加された状態でも、チャネル領域内のエネルギーレベルがゲート電圧印加の有無によって上下して、ソース領域１２からのキャリアの注入を確実に制御することで、ドレイン電流のオン・オフ比率を高くすることができる。
【０００６】
ところで、ドレイン電流を多くして駆動能力を高めるためには、チャネル長を短くすることが必要である。従って、より高速で高駆動能力の要請から、ＭＩＳ型ＦＥＴのチャネル長は短くなる傾向にある。しかしながら、より短チャネル化することにより、ドレイン電流のオフリーク電流が増大して、オン・オフ比率が低下するという短チャネル効果が生じることが確認されている。
【０００７】
図３は、短チャネル効果を説明するためのエネルギー準位図である。図３の例は、図２に比較するとチャネル長Ｌが短くなっていて、図２と同じソース・ドレイン電圧Ｖｄｓが印加されている。チャネル長Ｌが短くなったため、ドレイン領域１４に印加された電圧による電界の影響が、チャネル領域１６のソース領域１２近傍まで及び、その結果、ゲート電圧Ｖｇを印加しない状態でも、ソース・チャネル間のＰＮ接合のエネルギーの障壁が低くなり、ソース領域１２からキャリアが移動して、オフ状態でのリーク電流を招いてしまう。つまり、ソース・ドレイン間にバイアス電圧を印加した状態において、ゲート電圧にるドレイン電流のオン・オフ制御が適切に行うことができなくなる。これが、ゲート電流のオン・オフ比を低下させる理由であり、短チャネル効果による特性劣化の現象である。
【０００８】
このような短チャネル効果を抑制するために、チャネル領域を高濃度にしたり、ドレイン領域１４に近接するチャネル領域に高濃度のポケット領域を設けて、ドレイン電圧による電界の影響がチャネル領域のソース領域近傍にまで及ばないようにすることが提案されている。
【０００９】
【非特許文献１】
Ｙ． Ｍｏｍｉｙａｍａ， Ｋ． Ｏｋａｂｅ＊， Ｈ． Ｎａｋａｏ， Ｍ． Ｋａｓｅ， Ｍ． Ｋｏｊｉｍａ， ａｎｄ Ｔ． Ｓｕｇｉｉ 著、”Ｌａｔｅｒａｌ Ｅｘｔｅｎｓｉｏｎ Ｅｎｇｉｎｅｅｒｉｎｇ ｕｓｉｎｇ Ｎｉｔｒｏｇｅｎ Ｉｍｐｌａｎｔａｔｉｏｎ （Ｎ−ｔｕｂ） ｆｏｒ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ ４０−ｎｍ ｐＭＯＳＦＥＴｓ，” Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ， ｐｐ． ６４７−６５０， ２００２．
【００１０】
【発明が解決しようとする課題】
しかしながら、チャネル長が１０ｎｍ程度のＭＩＳ型ＦＥＴまで微細化されると、従来のチャネル領域の高濃度化やドレイン領域近傍のポケット領域構造では、十分に短チャネル効果を抑制することは困難になることが予想される。そのため、ドレイン電流を増大させるなどの目的で微細化をすすめることが困難になることが予想される。また、チャネル領域を高濃度化したり、高濃度のポケット領域を設けると、ＰＮ接合の接合容量が大きくなり、高速動作の妨げになる。
【００１１】
そこで、本発明の目的は、トレイン電流のオン・オフ比の低下を伴わずに短チャネル化することができるＭＩＳ型ＦＥＴを提供することにある。
【００１２】
【課題を解決するための手段】
上記の目的を達成するために、本発明の第１の側面は、ＭＩＳ型電界効果トランジスタにおいて、チャネル領域と、当該チャネル領域に絶縁膜を介して設けられたゲート電極と、前記ゲート電極の両側に設けられたソース領域及びドレイン領域と、前記ソース領域とチャネル領域との間に設けられ、当該ソース領域よりバンドギャップが大きい材料からなるソースバリア層とを有し、当該ソースバリア層は、ゲート電圧が印加された時にキャリアがソース領域からチャネル領域にトンネル注入される程度に薄い膜厚を有することを特徴とする。
【００１３】
上記第１の側面によれば、ソース領域とチャネル領域との間に、ソース領域よりもバンドギャップが大きい材料からなるソースバリア層が形成されているので、ソース・ドレイン間にバイアス電圧が印加された状態であっても、ゲート電圧が印加されなければ、そのソースバリア層によりソース領域からのキャリアの注入が抑制され、ゲート電圧が印加されたときにソース領域からのキャリアがトンネル注入される。つまり、ソースバリア層を設けることにより、ドレイン電流の発生が、従来のキャリアの熱励起による拡散注入ではなく、キャリアのトンネル注入により生じる。従って、ゲート電圧を印加しない状態でリーク電流が発生する短チャネル効果が抑制され、ドレイン電流のオン・オフ比の低下を抑えることができる。また、従来例のように、チャネル濃度を高くする必要がないので、ソース・チャネル間及びドレイン・チャネル間のＰＮ接合容量による寄生容量を低く抑えることができ、高速動作が可能になる。
【００１４】
更に、第１の側面によれば、ソース・チャネル領域間にＰＮ接合ではなく、ソースバリア層を設けている。従って、ＰＮ接合領域が製法上の理由から一定の長さにならざるを得ないことに起因して、ＰＮ接合領域でキャリアが散乱を受けて抵抗が高くなることが防止され、その分ドレイン電流を大きくすることができる。また、ソース・チャネル領域間のＰＮ接合形成に伴って形成されていたソース領域とゲート電極との重なり領域がなくなり、ゲート・インデュースト・ドレイン・リーク電流を抑制することができ、低消費電力動作が可能になる。このリーク電流については後に詳述する。
【００１５】
上記発明の第１の側面において、より好ましい実施例では、前記ドレイン・ソース間にバイアス電圧が印加された状態で、前記ゲート電極とチャネル領域間に印加される電圧に応じて、前記ソースバリア層のトンネル確率が制御されることを特徴とする。ゲート電極とチャネル領域間に印加される電圧を制御することにより、チャネル領域のエネルギーレベルを上下させることができ、それに伴って、ソース領域からのキャリアのトンネル確率を制御することができる。従来の熱励起注入によるキャリアの制御に比較して、トンネル確率を利用したキャリアの制御のほうが、オン・オフ比を高くすることができる。
【００１６】
本発明の第２の側面は、ＭＩＳ型電界効果型トランジスタにおいて、第１導電型の半導体からなるチャネル領域と、当該チャネル領域に絶縁膜を介して設けられたゲート電極と、前記ゲート電極の両側に設けられた前記第１導電型と反対の第２導電型の半導体からなるソース領域及びドレイン領域と、前記ソース領域とチャネル領域との間に設けられ、当該ソース領域より電子親和力が小さい半導体材料からなるソースバリア層とを有し、当該ソースバリア層は、ゲート電圧が印加された時にキャリアがソース領域からチャネル領域にトンネル注入される程度に薄い膜厚を有することを特徴とする。
【００１７】
上記第２の側面において、好ましい実施例では、チャネル領域とソース領域及びドレイン領域はシリコン半導体からなり、ソースバリア層はシリコンカーバイド半導体からなる。これらの半導体は格子整合するので、チャネル領域上にソースバリア層をエピタキシャル成長させることができる。
【００１８】
本発明の第３の側面は、ＭＩＳ型電界効果型トランジスタにおいて、第１導電型の半導体からなるチャネル領域と、当該チャネル領域に絶縁膜を介して設けられたゲート電極と、前記ゲート電極の両側に設けられたソース領域及びドレイン領域と、前記ソース領域とチャネル領域との間に設けられ、当該ソース領域より電子親和力が小さい材料であって、前記チャネル領域及びソース領域と格子整合する材料からなるソースバリア層とを有し、当該ソースバリア層は、ゲート電圧が印加された時にキャリアがソース領域からチャネル領域にトンネル注入される程度に薄い膜厚を有することを特徴とする。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００２０】
図４は、本実施の形態におけるＭＩＳ型ＦＥＴの断面図である。本実施の形態のＭＩＳ型ＦＥＴは、Ｐ型のシリコン半導体基板３０の表面にＮ型のソース領域３２とドレイン領域３４とが形成されている。そして、ソース領域３２とチャネル領域４６との間に、ソース領域よりもバンドギャップが大きいソース・バリア層３６が設けられる。また、ドレイン領域３４とチャネル領域３６との間にも、ドレイン領域よりもバンドギャップが大きいドレイン・バリア層３８が設けられる。ソース、ドレイン領域３２，３４は、共にＮ型のシリコン半導体層で形成されているのに対して、ソース・バリア層３６及びドレイン・バリア層３８は、例えば、不純物がドープされていないｉ型のシリコンカーバイド層（ＳｉＣ層）で形成される。ＳｉＣは、シリコン半導体に比較するとバンドギャップが大きく、従って、導電帯の底から真空準位までの電子親和力がＳｉＣのほうがシリコンに比較すると小さい。そのため、ソース領域とチャネル領域間に形成されたＳｉＣからなるソース・バリア層は、エネルギー障壁を形成する。また、ドレイン・バリア層も同様にエネルギー障壁を形成する。
【００２１】
更に、このソース・バリア層３６とドレイン・バリア層３８とは、キャリアがトンネルする程度に薄く、例えば２ｎｍ程度に、形成されている。従って、ソース領域からのキャリアは、熱励起拡散注入ではなくトンネル注入によりチャネル領域内に注入される。
【００２２】
ソース領域３２とドレイン領域３４間には、所定のバイアス電圧が印加されるが、ドレイン領域３４側により高い電位が印加されると、ソース領域３２から電子のキャリアがチャネル領域、ドレイン領域と流れる。この場合は、上記のとおり、ソース・バリア層３６がエネルギー障壁として機能する。従って、後述するとおり、ゲート電圧Ｖｇが低いとバリア層３６のトンネル確率が低く、ソース領域からのキャリアのトンネル注入は行われずドレイン電流は抑制され、ゲート電圧Ｖｇが高くなるとそのトンネル確率が高くなり、ソース領域からのトンネル注入が行われてドレイン電流が発生する。
【００２３】
一方、ソース領域３２側により高い電位が印加されると、ドレイン領域３４がソース領域として機能し、そこから電子のキャリアが注入される。その場合は、ドレイン・バリア層３８がエネルギー障壁を形成し、ゲート電圧Ｖｇが低いとバリア層３８のトンネル確率は低く、キャリアの注入はなく、ゲート電圧Ｖｇが高いとバリア層３８のトンネル確率が高くなり、ドレイン領域３４のキャリアのトンネル注入が行われる。
【００２４】
ソース領域３２とドレイン領域３４との間のチャネル領域４６の上には、ゲート絶縁膜２２と、ゲート電極２４と、ゲートシリサイド層２６Ｇとが形成される。このゲート電極構造は、従来例と同じである。なお、図４には、素子分離構造は省略されているが、図１の従来例と同様の構成が設けられる。また、シリコン基板３０の表面がチャネル領域４６となっているが、絶縁基板上に形成した単結晶シリコン層をチャネル領域４６とする構成でもよい。
【００２５】
図５は、本実施の形態のＭＩＳ型ＦＥＴのエネルギー準位図である。図５（Ａ）は、ソース・ドレイン間にバイアスが印加されておらず、ゲート電圧も印加されていない状態のエネルギー準位を示す。図中には、導電帯の底Ｅｃと、価電子帯の上端Ｅｖと、フェルミーレベルＥｆとが示されている。ソース領域３２及びドレイン領域３４は、Ｎ型のシリコン層で形成され、チャネル領域４６は、Ｐ型のシリコンで形成されている。また、バリア層３６，３８は、共にノンドープのシリコンカーバイド（ＳｉＣ）で形成されている。ＳｉＣは、シリコンに比較すると、バンドギャップが大きく、電子親和力が小さい。そのため、シリコンからなるソース・チャネル領域間とドレイン・チャネル領域間にＳｉＣ層３６，３８を形成すると、コンダクションバンドＥｃにエネルギーバリアが形成される。
【００２６】
図５（Ｂ）は、ソース・ドレイン間にバイアス電圧Ｖｄｓを印加した状態のエネルギー準位の変化を示す。ソース領域３２に対してドレイン領域３４側が高くなるようにバイアス電圧が印加された結果、ドレイン領域のエネルギーレベルが低くなり、それの影響でチャネル領域のエネルギーレベルの下がっている。図３に示した従来例では、ソース・チャネル領域間がＰＮ接合のみであるので、ゲート電圧が印加されていなくてもソース領域内の電子のキャリアが熱励起注入によりチャネル領域内に注入され、リーク電流の原因になっていた。それに対して、図５（Ｂ）の例では、ゲート電圧が印加されない実線の状態では、チャンネル領域４６のソース領域３２に近い領域のエネルギーレベルは多少高くなっている。そして、ソース・チャネル領域間に設けられたＳｉＣからなるソース・バリア層３６がエネルギーバリアを形成している。従って、ソース領域内の電子のキャリアがソース・バリア層３６をトンネルする確率は低い。つまり、ソース・バリア層３６のチャネル側のエネルギーレベルが高く、そのエネルギーレベルに存在しうるソース領域内のキャリア密度が低いので、バリア層をトンネルする確率は低く抑えられ、キャリアのトンネル注入は非常に少なく抑えられる。一方、ゲート電圧が印加された破線の状態では、ソース・バリア層３６に隣接するチャネル領域４６のエネルギーレベルは低くなる。それに伴い、同じエネルギーレベルに存在しうるソース領域内のキャリア密度が高いので、バリア層をトンネルする確率は非常に高くなり、多くのキャリアがトンネル注入し、大きなドレイン電流が発生することになる。
【００２７】
このように、本実施の形態のＭＩＳ型ＦＥＴは、ソース・チャネル領域間にソース・バリア層３６を設けたことにより、ソース領域からのキャリア注入が、トンネル注入となる。そして、ゲート・チャネル間の電圧を制御することにより、そのトンネル確率が制御され、オフ状態でのリーク電流を抑制し、ドレイン電流のオン・オフ比を高くすることができる。
【００２８】
図５（Ｂ）の動作は、ソース領域側にドレイン領域よりも高い電圧を印加した場合も同じである。その場合は、ドレイン・チャネル間のバリア層３８がキャリアのトンネル注入層として機能する。
【００２９】
図６は、ドレイン電流のオン・オフ比を示す図である。横軸はゲート電圧Ｖｇを縦軸はドレイン電流Ｉｄの対数ｌｏｇＩｄを示す。ＭＩＳ型ＦＥＴでは、ソース・ドレイン間に所定のバイアス電圧を印加した状態で、ゲート電圧Ｖｇ（正確にはゲート・チャネル間電圧）を変化させると、ドレイン電流がオフの状態からオンの状態に変化する。ゲート電圧Ｖｇが所定のレベル以上になると、ドレイン電流は飽和する。
【００３０】
図中、破線は、従来のＭＩＳ型ＦＥＴのチャネル長を短くした場合の特性である。ゲート電圧Ｖｇがゼロのオフ状態においても、リーク電流Ｉｏｆｆが発生し、オン・オフ比が悪くなっている。それに対して、実線は、図４の実施の形態のＭＩＳ型ＦＥＴのチャネル長を短くした場合の特性である。ゲート電圧Ｖｇがゼロのオフ状態におけるリーク電流Ｉｏｆｆは、従来例よりも３−４桁低くなっている。従って、オン・オフ比は改善されている。
【００３１】
図７は、本実施の形態のＭＩＳ型ＦＥＴの製造プロセスを示す図である。図７（Ａ）では、Ｐ型のシリコン基板３０上に、シリコン酸化膜からなるゲート絶縁層２２とポリシリコンからなるゲート電極層２４とが形成される。ゲート電極層上にレジストが塗布され、露光、現像によりゲート電極を形成するマスクパターンが形成される。そして、図７（Ｂ）に示されるとおり、マスクパターン５０を利用して、ゲート電極層２４とゲート絶縁層２２がエッチングされてパターニングされる。更に、マスクパターン５０を利用して、シリコン基板３０の表面がエッチングされ、凹部５２が形成される。
【００３２】
その後、図７（Ｃ）に示されるとおり、凹部５２のシリコン基板上に、エピタキシャル成長法によりシリコンカーバイド層３６，３８を、２ｎｍ程度に薄く形成する。それに引き続いて、シリコンカーバイド層３６，３８上にＮ型不純物をドープしたシリコンをエピタキシャル成長してソース領域３２とドレイン領域３４とを形成する。その結果、図示されるとおり、ゲート電極２４の両側にソース領域３２及びドレイン領域３４が形成される。好ましくは、ソース領域３２とドレイン領域３４は、ゲート電極２４の両端部とオーバラップしない、若しくはわずかにオーバーラップするように形成される。このオーバーラップの程度は、ＰＮ接合形成時の熱アニール工程に比較するとより高い精度で制御することができる。
【００３３】
図８は、ゲート・インデュースト・ドレイン・リーケージ（ＧＩＤＬ）現象を示す図である。図８には、図１に示した従来例のゲート電極２４、ゲート絶縁膜２２及びソース領域１８方向のエネルギー準位図が示されている。この状態では、ゲート電圧Ｖｇが低く制御されて、ゲート電極２４のレベルが高くなっている。そのため、ゲート電極２４と重なるゲート絶縁膜２２直下のソース領域１８のエネルギーレベルも、ゲート絶縁膜２２のカップリングにより高くなり、その結果、ソース領域１８内の価電子帯内の電子が、導電帯側にトンネル注入し、ソース領域からチャネル領域にキャリアが注入され、ドレイン電流が発生する。これが、ＧＩＤＬ現象であり、図６のグラフの一点鎖線で示した特性（ＧＩＤＬ）の原因となる。このように、ゲート電極とソース領域との重なりが大きくなると、ゲート電圧を下げた時の影響がソース領域内にもおよび、上記のようなオフ状態にもかかわらずドレイン電流が増加する現象を招くことになる。
【００３４】
本実施の形態では、ソース領域とドレイン領域を不純物のイオン注入とアニール工程により形成しないので、ゲート電極とソース領域との重なりの程度を殆どゼロまたは非常に小さくすることができ、上記のようなＧＩＤＬ現象を抑制することができる。つまり、図７（Ｂ）（Ｃ）に示した製造工程において、凹部５２のエッチングにて、ゲート電極２４の下へのアンダーエッチングをできるだけ小さくするように制御することで、そのような重なりを抑えることができる。
【００３５】
本実施の形態のＭＩＳ型ＦＥＴは、図４に示したチャネルが基板の表面に形成されるものに限定されない。例えば、ＦＩＮ型や縦型構造であっても良い。図９は、ＦＩＮ型のＭＩＳ型ＦＥＴの一例を示す斜視図である。このＦＥＴは、少なくとも表面が絶縁材料からなる基板１の表面に、四角柱形状のシリコンからなるソース領域３２と、ＳｉＣからなるソース・バリア層３６と、ゲート電極２４の中に埋め込まれているシリコンからなるチャネル領域（図示せず）と、ＳｉＣからなるドレイン・バリア層（図示せず）と、シリコンからなるドレイン領域３４とが順に形成されている。そして、チャネル領域の左右と上側の３方向から囲むようにゲート電極２４が、ゲート絶縁膜２２を介して形成される。つまり、ゲート電極２４の両側にソース領域３２とドレイン領域３４とが羽状（ｆｉｎ形状）に形成されている。ソース、ドレイン領域はそれぞれＮ型シリコン、図示しないチャネル領域はＰ型シリコンで形成されている。また、両バリア層はノンドープである。
【００３６】
この構成において、ソース・チャネル領域間とドレイン・チャネル領域間に、それらよりもバンドギャップが大きく、電子親和力が小さいバリア層がそれぞれ形成されている。従って、ソース領域またはドレイン領域からチャネル領域へのキャリアの注入は、バリア層のトンネル注入により行われるので、ゲート電圧によるドレイン電流のオン・オフ電流比を大きくすることができる。
【００３７】
図１０は、本実施の形態における縦型のＭＩＳ型ＦＥＴの一例を示す断面図である。このＭＩＳ型ＦＥＴは、Ｐ型のシリコン基板３０のひとつの水平面に、ＳｉＣからなるノンドープのドレインバリア層３８と、Ｎ型のシリコンからなるドレイン領域３４とが形成されている。また、シリコン基板３０の縦方向の壁にゲート絶縁膜２２を介してゲート電極２４が形成されている。更に、シリコン基板３０の別の水平面状に、ＳｉＣからなるノンドープのソースバリア層３６と、Ｎ型のシリコンからなるソース領域３２とが形成されている。従って、チャネルは、シリコン基板２０の縦方向の壁とドレイン領域側の水平面の界面領域に形成される。
【００３８】
この縦型構造のＦＥＴにおいても、ソース・チャネル領域間とドレイン・チャネル領域間に、それらよりもバンドギャップが大きく、電子親和力が小さいバリア層がそれぞれ形成されている。従って、ソース領域またはドレイン領域からチャネル領域へのキャリアの注入は、バリア層のトンネル注入により行われるので、ゲート電圧によるドレイン電流のオン・オフ電流比を大きくすることができる。
【００３９】
上記の実施の形態では、ソース領域側とドレイン領域側の両側にＳｉＣからなるバリア層を設けている。これは、トランジスタの動作は、ソース領域とドレイン領域のいずれかが、キャリアが注入されるソースとしての機能を有するようになるので、両側にバリア層を設けることが好ましい。
【００４０】
また、上記の実施の形態では、ソース領域とドレイン領域がＮ型のシリコン半導体で形成されている。しかしながら、ソース領域及びドレイン領域が、電子親和力がバリア層より大きい金属材料（例えば、Ｍｏ，Ｔａ，Ｗ）または金属シリサイド（例えば、ＣｏＳｉ２やＮｉＳｉ）で形成されてもよい。その場合でも、図５に示したようなエネルギー準位を構成する構造であれば、ソース領域からチャネル領域へのキャリア注入を、バリア層のトンネル注入により行うことができ、そのトンネル注入をゲート・チャネル間の電圧で制御することができるので、短チャネル化されても、ドレイン電流のオン・オフ比を大きくすることができる。
【００４１】
更に、上記の実施の形態では、バリア層は、ＳｉＣにより形成されているが、ソース領域よりバンドギャップが大きく、または電子親和力が小さく、それによりソース領域からみてエネルギーの障壁が形成される材料であれば他の材料でも良い。但し、シリコン半導体基板上にエピタキシャル成長可能な格子整合する材料である必要がある。また、バリア層の厚さは、ソース・ドレイン間にバイアス電圧が印加された状態で、ゲートに導通用の電圧が印加されない状態で、キャリアの注入を抑制するエネルギーバリアが形成され、ゲートに導通用の電圧が印加された状態で、トンネル注入が生じる程度であれば良い。
【００４２】
以上、実施の形態例をまとめると以下の付記の通りである。
【００４３】
（付記１）ＭＩＳ型電界効果トランジスタにおいて、
チャネル領域と、
当該チャネル領域に絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の両側に設けられたソース領域及びドレイン領域と、
前記ソース領域とチャネル領域との間に設けられ、当該ソース領域よりバンドギャップが大きい材料からなるソースバリア層とを有し、
当該ソースバリア層は、ゲート電圧が印加された時にキャリアがソース領域からチャネル領域にトンネル注入される程度に薄い膜厚を有することを特徴とするＭＩＳ型電界効果トランジスタ。
【００４４】
（付記２）付記１において、
前記ドレイン・ソース間にバイアス電圧が印加された状態で、前記ゲート電極とチャネル領域間に印加される電圧に応じて、前記ソースバリア層のトンネル確率が制御されることを特徴とするＭＩＳ型電界効果トランジスタ。
【００４５】
（付記３）付記１において、
前記チャネル領域が、第１導電型の第１の半導体からなり、
前記ソース領域及びドレイン領域が、前記第１導電型と反対の第２導電型の第１の半導体からなり、
前記ソースバリア層は、前記第１の半導体よりもバンドギャップが大きい第２の半導体からなることを特徴とするＭＩＳ型電界効果トランジスタ。
【００４６】
（付記４）付記３において、
前記第１の半導体がシリコンであり、前記第２の半導体がシリコンカーバイドであるあることを特徴とするＭＩＳ型電界効果トランジスタ。
【００４７】
（付記５）付記１において、
更に、前記ドレイン領域とチャネル領域との間に、前記ドレイン領域よりバンドギャップが大きい材料からなるドレインバリア層を有し、当該ドレインバリア層は、ゲート電圧が印加された時にキャリアがドレイン領域からチャネル領域にトンネル注入される程度に薄い膜厚を有することを特徴とするＭＩＳ型電界効果トランジスタ。
【００４８】
（付記６）ＭＩＳ型電界効果型トランジスタにおいて、
第１導電型の半導体からなるチャネル領域と、
当該チャネル領域に絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の両側に設けられた前記第１導電型と反対の第２導電型の半導体からなるソース領域及びドレイン領域と、
前記ソース領域とチャネル領域との間に設けられ、当該ソース領域より電子親和力が小さい半導体材料からなるソースバリア層とを有し、当該ソースバリア層は、ゲート電圧が印加された時にキャリアがソース領域からチャネル領域にトンネル注入される程度に薄い膜厚を有することを特徴とするＭＩＳ型電界効果トランジスタ。
【００４９】
（付記７）付記６において、
前記チャネル領域とソース領域及びドレイン領域は、シリコン半導体からなり、ソースバリア層はシリコンカーバイド半導体からなることを特徴とするＭＩＳ型電界効果トランジスタ。
【００５０】
（付記８）付記６において、
更に、前記ドレイン領域とチャネル領域との間に、前記ドレイン領域より電子親和力が小さい半導体材料からなるドレインバリア層を有し、当該ドレインバリア層は、ゲート電圧が印加された時にキャリアがドレイン領域からチャネル領域にトンネル注入される程度に薄い膜厚を有することを特徴とするＭＩＳ型電界効果トランジスタ。
【００５１】
（付記９）ＭＩＳ型電界効果型トランジスタにおいて、
第１導電型の半導体からなるチャネル領域と、
当該チャネル領域に絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の両側に設けられたソース領域及びドレイン領域と、
前記ソース領域とチャネル領域との間に設けられ、当該ソース領域より電子親和力が小さい材料であって、前記チャネル領域及びソース領域と格子整合する材料からなるソースバリア層とを有し、
当該ソースバリア層は、ゲート電圧が印加された時にキャリアがソース領域からチャネル領域にトンネル注入される程度に薄い膜厚を有することを特徴とするＭＩＳ型電界効果トランジスタ。
【００５２】
（付記１０）付記９において、
前記ソース領域は、金属材料または金属シリサイドのいずれかで形成されることを特徴とするＭＩＳ型電界効果トランジスタ。
【００５３】
（付記１１）付記９において、
更に、前記ドレイン領域とチャネル領域との間に、前記ドレイン領域より電子親和力が小さい材料からなるドレインバリア層を有し、当該ドレインバリア層は、ゲート電圧が印加された時にキャリアがドレイン領域からチャネル領域にトンネル注入される程度に薄い膜厚を有することを特徴とするＭＩＳ型電界効果トランジスタ。
【００５４】
（付記１２）付記１乃至１１のいずれかにおいて、
前記ソース領域は、絶縁基板上に形成されていることを特徴とするＭＩＳ型電界効果トランジスタ。
【００５５】
【発明の効果】
以上、本発明によれば、短チャネル効果を抑制したＭＩＳ型電界効果トランジスタを提供することができる。
【図面の簡単な説明】
【図１】従来の一般的なＭＩＳ型ＦＥＴの断面図である。
【図２】図１のトランジスタのエネルギー準位図である。
【図３】短チャネル効果を説明するためのエネルギー準位図である。
【図４】本実施の形態におけるＭＩＳ型ＦＥＴの断面図である。
【図５】本実施の形態のＭＩＳ型ＦＥＴのエネルギー準位図である。
【図６】ドレイン電流のオン・オフ比を示す図である。
【図７】本実施の形態のＭＩＳ型ＦＥＴの製造プロセスを示す図である。
【図８】ゲート・インデュースト・ドレイン・リーケージ（ＧＩＤＬ）現象を示す図である。
【図９】ＦＩＮ型のＭＩＳ型ＦＥＴの一例を示す斜視図である。
【図１０】本実施の形態における縦型のＭＩＳ型ＦＥＴの一例を示す断面図である。
【符号の説明】
２２：ゲート絶縁膜、２４：ゲート電極、３２：ソース領域、
３４：ドレイン領域、３６：ソースバリア層、３８：ドレインバリア層、
４６：チャネル領域
Claims (7)
- ＭＩＳ型電界効果トランジスタにおいて、
チャネル領域と、
当該チャネル領域に絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の両側に設けられたソース領域及びドレイン領域と、
前記ソース領域とチャネル領域との間に設けられ、当該ソース領域よりバンドギャップが大きい材料からなるソースバリア層とを有し、
当該ソースバリア層は、ゲート電圧が印加された時にキャリアがソース領域からチャネル領域にトンネル注入される程度に薄い膜厚を有することを特徴とするＭＩＳ型電界効果トランジスタ。 - 請求項１において、
前記ドレイン・ソース間にバイアス電圧が印加された状態で、前記ゲート電極とチャネル領域間に印加される電圧に応じて、前記ソースバリア層のトンネル確率が制御されることを特徴とするＭＩＳ型電界効果トランジスタ。 - 付記１において、
前記チャネル領域が、第１導電型の第１の半導体からなり、
前記ソース領域及びドレイン領域が、前記第１導電型と反対の第２導電型の第１の半導体からなり、
前記ソースバリア層は、前記第１の半導体よりもバンドギャップが大きい第２の半導体からなることを特徴とするＭＩＳ型電界効果トランジスタ。 - 請求項３において、
前記第１の半導体がシリコンであり、前記第２の半導体がシリコンカーバイドであるあることを特徴とするＭＩＳ型電界効果トランジスタ。 - 請求項１において、
更に、前記ドレイン領域とチャネル領域との間に、前記ドレイン領域よりバンドギャップが大きい材料からなるドレインバリア層を有し、当該ドレインバリア層は、ゲート電圧が印加された時にキャリアがドレイン領域からチャネル領域にトンネル注入される程度に薄い膜厚を有することを特徴とするＭＩＳ型電界効果トランジスタ。 - ＭＩＳ型電界効果型トランジスタにおいて、
第１導電型の半導体からなるチャネル領域と、
当該チャネル領域に絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の両側に設けられた前記第１導電型と反対の第２導電型の半導体からなるソース領域及びドレイン領域と、
前記ソース領域とチャネル領域との間に設けられ、当該ソース領域より電子親和力が小さい半導体材料からなるソースバリア層とを有し、当該ソースバリア層は、ゲート電圧が印加された時にキャリアがソース領域からチャネル領域にトンネル注入される程度に薄い膜厚を有することを特徴とするＭＩＳ型電界効果トランジスタ。 - ＭＩＳ型電界効果型トランジスタにおいて、
第１導電型の半導体からなるチャネル領域と、
当該チャネル領域に絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の両側に設けられたソース領域及びドレイン領域と、
前記ソース領域とチャネル領域との間に設けられ、当該ソース領域より電子親和力が小さい材料であって、前記チャネル領域及びソース領域と格子整合する材料からなるソースバリア層とを有し、
当該ソースバリア層は、ゲート電圧が印加された時にキャリアがソース領域からチャネル領域にトンネル注入される程度に薄い膜厚を有することを特徴とするＭＩＳ型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003019056A JP2004235230A (ja) | 2003-01-28 | 2003-01-28 | 短チャネル効果を抑制したｍｉｓ型電解効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003019056A JP2004235230A (ja) | 2003-01-28 | 2003-01-28 | 短チャネル効果を抑制したｍｉｓ型電解効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004235230A true JP2004235230A (ja) | 2004-08-19 |
Family
ID=32949032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003019056A Pending JP2004235230A (ja) | 2003-01-28 | 2003-01-28 | 短チャネル効果を抑制したｍｉｓ型電解効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004235230A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006310772A (ja) * | 2005-03-28 | 2006-11-09 | Toshiba Corp | Ｆｉｎ型チャネルトランジスタおよびその製造方法 |
| JP2006319342A (ja) * | 2005-05-12 | 2006-11-24 | Samsung Electronics Co Ltd | 金属−絶縁体転移物質を利用したトランジスタ及びその製造方法 |
| CN102214690A (zh) * | 2010-04-09 | 2011-10-12 | 中国科学院微电子研究所 | 半导体器件及其制作方法 |
| JP2021507519A (ja) * | 2017-12-21 | 2021-02-22 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 半導体デバイスを形成する方法および半導体デバイス |
-
2003
- 2003-01-28 JP JP2003019056A patent/JP2004235230A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006310772A (ja) * | 2005-03-28 | 2006-11-09 | Toshiba Corp | Ｆｉｎ型チャネルトランジスタおよびその製造方法 |
| JP2006319342A (ja) * | 2005-05-12 | 2006-11-24 | Samsung Electronics Co Ltd | 金属−絶縁体転移物質を利用したトランジスタ及びその製造方法 |
| CN102214690A (zh) * | 2010-04-09 | 2011-10-12 | 中国科学院微电子研究所 | 半导体器件及其制作方法 |
| JP2021507519A (ja) * | 2017-12-21 | 2021-02-22 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 半導体デバイスを形成する方法および半導体デバイス |
| JP7355393B2 (ja) | 2017-12-21 | 2023-10-03 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体デバイスを形成する方法および半導体デバイス |
| US11855149B2 (en) | 2017-12-21 | 2023-12-26 | International Business Machines Corporation | Field effect transistor with controllable resistance |
| US12015056B2 (en) | 2017-12-21 | 2024-06-18 | International Business Machines Corporation | Field effect transistor with controllable resistance |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8368127B2 (en) | Method of fabricating a silicon tunneling field effect transistor (TFET) with high drive current | |
| US7045401B2 (en) | Strained silicon finFET device | |
| US7982224B2 (en) | Semiconductor device with silicon carbide epitaxial layer including dopant profiles for reducing current overconcentration | |
| US8658503B2 (en) | Semiconductor device and method of fabricating the same | |
| US6744083B2 (en) | Submicron MOSFET having asymmetric channel profile | |
| US8860140B2 (en) | Tunneling field effect transistor and method for forming the same | |
| US20080237655A1 (en) | Semiconductor apparatus and method for manufacturing same | |
| KR20070061565A (ko) | 변형된 채널을 갖는 이중 게이트 장치 | |
| US8981421B2 (en) | Strip-shaped gate-modulated tunneling field effect transistor and a preparation method thereof | |
| US20120313154A1 (en) | MOS Transistor Having Combined-Source Structure With Low Power Consumption and Method for Fabricating the Same | |
| US20200098862A1 (en) | Metal source/drain-based mosfet and method for fabricating the same | |
| JP2015056619A (ja) | 半導体装置 | |
| JP3826828B2 (ja) | 炭化珪素半導体を用いた電界効果トランジスタ | |
| WO2015027676A1 (zh) | 一种隧穿场效应晶体管及其制备方法 | |
| US20070262376A1 (en) | High-voltage field-effect transistor and method for manufacturing a high-voltage field-effect transistor | |
| JP4620368B2 (ja) | 半導体装置の製造方法 | |
| US10714477B2 (en) | SiGe p-channel tri-gate transistor based on bulk silicon and fabrication method thereof | |
| US20070187758A1 (en) | SB-MOSFET (Schottky barrier metal-oxide-semiconductor field effect transistor) with low barrier height and fabricating method thereof | |
| KR101682420B1 (ko) | 선택적 게르마늄 응축과 측벽공정을 이용한 자기정렬된 이종접합 터널링 전계효과 트랜지스터의 제조방법 | |
| WO2013155760A1 (zh) | 半导体结构及其制造方法 | |
| JP2004235230A (ja) | 短チャネル効果を抑制したｍｉｓ型電解効果トランジスタ | |
| WO2013063975A1 (zh) | 隧穿场效应晶体管结构及其形成方法 | |
| KR102131902B1 (ko) | 터널링 전계효과 트랜지스터 및 이의 제조방법 | |
| US8895980B2 (en) | Tunneling current amplification transistor | |
| US6803613B2 (en) | Semiconductor device and manufacturing method of the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050819 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070823 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070828 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080226 |