JP2003318198A

JP2003318198A - 半導体装置の製造方法

Info

Publication number: JP2003318198A
Application number: JP2002123576A
Authority: JP
Inventors: Shigero Yada; 茂郎矢田; Masao Isomura; 雅夫磯村
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2002-04-25
Filing date: 2002-04-25
Publication date: 2003-11-07

Abstract

(57)【要約】【課題】ドレイン領域の端部近傍における電界集中を
緩和する構造を有する半導体装置を形成する場合におけ
る製造プロセスを簡略化することが可能な半導体装置の
製造方法を提供する。【解決手段】この半導体装置の製造方法は、高濃度の
ｎ⁺ソース領域３ａおよびｎ⁺ドレイン領域３ｂに不純物
Ｐ（リン）が導入された非晶質Ｓｉからなる半導体膜３
を形成する工程と、その後、不純物を低濃度のｎ^-ソー
ス領域３ｄおよびｎ^-ドレイン領域３ｅが形成される領
域側に拡散させる工程とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特に、ドレイン領域の端部近傍における
電界集中を緩和する構造を有する半導体装置の製造方法
に関する。

【０００２】

【従来の技術】従来、ＭＯＳ型電界効果トランジスタ
（ＭＯＳＦＥＴ）や薄膜トランジスタ（ＴＦＴ）などの
半導体装置において、チャネル領域と、ドレイン領域と
を直接接合した場合、ドレイン領域の端部近傍に電界集
中が引き起こされる。この電界集中によって、装置性能
の劣化や、信頼性の低下が生じるという不都合がある。
そこで、従来、ドレイン領域の端部近傍での電界集中を
緩和するために、ドレイン領域の端部近傍にキャリア濃
度の低い低濃度領域を設けたＬＤＤ（Ｌｉｇｈｔｌｙ
ＤｏｐｅｄＤｒａｉｎ）構造などが提案されている。
また、従来では、ＬＤＤ構造を形成するために、イオン
注入技術を利用する製造工程が知られている。

【０００３】図２３〜図３０は、従来のＬＤＤ構造を有
する薄膜トランジスタ（半導体装置）の製造プロセスを
説明するための断面図である。図２３〜図３０を参照し
て、以下に、従来のＬＤＤ構造を有する薄膜トランジス
タの製造プロセスについて説明する。

【０００４】まず、図２３に示すように、化学気相成長
（ＣＶＤ）法などを用いて、ガラス基板１０１の上に、
約３０ｎｍ〜約２００ｎｍの膜厚を有するＳｉＯ₂から
なる絶縁層１０２を形成する。次に、プラズマＣＶＤ法
などを用いて、絶縁層１０２上の全面に、約５０ｎｍ〜
約１００ｎｍの膜厚を有するとともに、不純物がドーピ
ングされていない非晶質Ｓｉからなる半導体膜１０３を
形成する。

【０００５】次に、図２４に示すように、熱処理による
固相成長法や、エキシマレーザ光の照射によるエキシマ
レーザアニール（ＥＬＡ）法などを用いて、半導体膜１
０３の結晶化を行う。なお、図２４において、結晶化さ
れた半導体膜１０３は、図２３に示した非晶質の半導体
膜１０３のハッチング間隔よりも狭いハッチング間隔で
示されている。

【０００６】次に、図２５に示すように、ＴＥＯＳ（Ｔ
ｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）などの液体Ｓｉソ
ースを原料とするＣＶＤ法またはプラズマＣＶＤ法を用
いて、半導体膜１０３上の全面に、約３０ｎｍ〜約２０
０ｎｍの膜厚を有するＳｉＯ ₂からなるゲート絶縁層１
０４を形成する。その後、真空蒸着法またはスパッタ法
などを用いて、ゲート絶縁層１０４上の全面に、Ａｌま
たはＴａなどの金属からなる、約２００ｎｍ〜約６００
ｎｍの膜厚を有するゲート電極形成用の導電層１０５を
形成する。そして、導電層１０５上の所定領域にレジス
ト層１０６を形成する。

【０００７】続いて、レジスト層１０６をマスクとし
て、導電層１０５の一部をエッチング除去することによ
って、図２６に示されるようなゲート電極１０５ａを形
成する。この後、レジスト層１０６を除去する。

【０００８】次に、図２７に示すように、ゲート電極１
０５ａをマスクとして、例えば、Ｐ（リン）イオンを約
１０ｋｅＶ〜約８０ｋｅＶの加速エネルギーで、約１×
１０ ¹³ｃｍ^-2〜約５×１０¹³ｃｍ^-2のドーズ量で半導体
膜１０３に注入する。これにより、半導体膜１０３に
は、ゲート電極１０５ａに対して自己整合的に低濃度の
ｎ^-ソース領域１０３ｄおよびｎ^-ドレイン領域１０３ｅ
が形成される。なお、半導体膜１０３のうちゲート電極
１０５ａの直下の領域は、不純物がイオン注入されない
ために、チャネル領域１０３ｃとなる。

【０００９】次に、図２８に示すように、ゲート電極１
０５ａと、ｎ^-ソース領域１０３ｄおよびｎ^-ドレイン領
域１０３ｅの一部とを覆うように、レジスト層１０７を
形成する。その後、図２９に示すように、レジスト層１
０７をマスクとして、例えば、Ｐ（リン）イオンを約３
０ｋｅＶ〜約８０ｋｅＶの加速エネルギーで、約１×１
０¹⁵ｃｍ^-2〜約５×１０¹⁵ｃｍ^-2のドーズ量でｎ^-ソー
ス領域１０３ｄおよびｎ^-ドレイン領域１０３ｅに注入
する。これにより、低濃度のｎ^-ソース領域１０３ｄま
たはｎ^-ドレイン領域１０３ｅと、高濃度のｎ⁺ソース領
域１０３ａまたはｎ⁺ドレイン領域１０３ｂとからなる
ＬＤＤ構造が形成される。この後、レジスト層１０７を
除去する。そして、ｎ⁺ソース領域１０３ａおよびｎ⁺ド
レイン領域１０３ｂとｎ^-ソース領域１０３ｄおよびｎ^-
ドレイン領域１０３ｅとにおいて、イオン注入によって
生じた結晶欠陥の修復を行うために、約８００℃、約１
時間の熱処理を真空中で行う。

【００１０】最後に、図３０に示すように、ゲート電極
１０５ａの上を含む、半導体膜１０３（各領域１０３ａ
〜１０３ｅ）の全面上に層間絶縁層１０８を形成する。
そして、層間絶縁層１０８に形成されたコンタクトホー
ル１０８ａに、ＡｌまたはＴａなどの導電材料を充填す
ることによって、ｎ⁺ソース領域１０３ａおよびｎ⁺ドレ
イン領域１０３ｂとそれぞれ電気的に接続されるソース
電極１０９ａおよびドレイン電極１０９ｂを形成する。
このようにして、従来の薄膜トランジスタが形成され
る。

【００１１】

【発明が解決しようとする課題】しかしながら、上記し
た従来のＬＤＤ構造を有する薄膜トランジスタの製造方
法では、高濃度のｎ⁺ソース領域１０３ａおよびｎ⁺ドレ
イン領域１０３ｂと、ｎ ^-ソース領域１０３ｄおよびｎ^-
ドレイン領域１０３ｅとをそれぞれ別々のイオン注入工
程により形成する必要があるため、イオン注入工程が少
なくとも２回は必要である。さらに、熱処理に関して
は、結晶化のための熱処理工程とは別に、結晶欠陥の修
復のための熱処理工程も必要である。これらの結果、製
造プロセス全体が複雑化するという問題点があった。

【００１２】この発明は、上記のような課題を解決する
ためになされたものであり、この発明の１つの目的は、
ドレイン領域の端部近傍における電界集中を緩和する構
造を有する半導体装置を形成する場合において、製造プ
ロセスを簡略化することが可能な半導体装置の製造方法
を提供することである。

【００１３】この発明のもう１つの目的は、上記の半導
体装置の製造方法において、製造プロセスの簡略化に加
えて、電子移動度などの半導体装置の特性を向上させる
ことである。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、この発明の一の局面による半導体装置の製造方法
は、ソース／ドレイン領域の高濃度領域となる部分に導
電率を制御し得る不純物が導入された非晶質半導体膜を
形成する工程と、その後、不純物を低濃度領域が形成さ
れる側に拡散させる工程とを備えている。なお、本発明
における「非晶質半導体」とは、結晶の領域を全く有し
ない半導体だけでなく、一部に結晶の領域を有する非晶
質半導体をも含む広い概念である。

【００１５】この一の局面による半導体装置の製造方法
では、上記のように、ソース／ドレイン領域の高濃度領
域となる部分に導電率を制御し得る不純物が導入された
非晶質半導体膜を形成した後、その不純物を低濃度領域
が形成される側に拡散させることによって、イオン注入
技術を用いずに低濃度領域を形成することが可能とな
る。これにより、低濃度領域においてイオン注入に起因
する結晶欠陥が発生するのを防止することができる。ま
た、低濃度領域形成のための拡散工程を、たとえば、非
晶質半導体膜の結晶化の際の熱処理時に行うようにすれ
ば、イオン注入によりソース／ドレイン領域の高濃度領
域および低濃度領域を形成する場合に比べて、ＬＤＤ構
造などのドレイン領域の端部近傍における電界集中を緩
和する構造を有するソース／ドレイン領域の形成プロセ
スを簡略化することができる。

【００１６】上記一の局面による半導体装置の製造方法
において、好ましくは、不純物を低濃度領域が形成され
る領域側に拡散させる工程は、不純物を熱拡散させるこ
とによりソース／ドレイン領域の低濃度領域を形成する
工程を含む。このように構成すれば、容易に、拡散によ
り低濃度領域を形成することができる。

【００１７】上記の場合、不純物を低濃度領域が形成さ
れる領域側に拡散させる工程は、熱処理により非晶質半
導体膜の少なくとも一部を結晶化する際に不純物を拡散
させる工程を含むのが好ましい。このように構成すれ
ば、拡散工程、結晶化工程および結晶欠陥の修復工程を
同時に行うことができるので、製造プロセスを簡略化す
ることができる。

【００１８】また、上記の場合、好ましくは、不純物を
低濃度領域が形成される領域側に拡散させる工程は、固
相成長を用いて非晶質半導体膜の少なくとも一部を結晶
化する際に不純物を拡散させる工程を含む。このように
構成すれば、非晶質半導体膜の溶融過程がないため、急
激な不純物の拡散が行われない。このため、不純物濃度
が高濃度から低濃度まで明瞭に分布した状態が得られ
る。これにより、ドレイン領域の端部近傍における電界
集中を緩和する構造を有する、より高性能な半導体装置
を製造することができる。

【００１９】また、上記の場合、非晶質半導体膜を形成
する工程は、非晶質半導体膜のソース／ドレイン領域の
高濃度領域となる部分に、不純物をイオン注入する工程
を含む。このように構成すれば、高濃度領域へイオン注
入された不純物を拡散させることにより、容易にイオン
注入技術を用いずに低濃度領域を形成することが可能で
ある。

【００２０】また、上記一の局面による半導体装置の製
造方法において、好ましくは、非晶質半導体膜を形成す
る工程は、チャネル領域となる部分を含む第１非晶質半
導体膜を形成する工程と、第１非晶質半導体膜の両側面
に接触するように、不純物が導入されたソース／ドレイ
ン領域の高濃度領域となる部分を含む第２非晶質半導体
膜を形成する工程を含む。このように構成すれば、イオ
ン注入工程を用いることなく、ソース／ドレイン領域の
高濃度領域および低濃度領域を形成することができるの
で、ソース／ドレイン領域の高濃度領域および低濃度領
域において、イオン注入に起因する結晶欠陥が発生する
のを防止することができる。

【００２１】この場合、不純物を低濃度領域が形成され
る領域側に拡散させる工程は、第１非晶質半導体膜およ
び第２非晶質半導体膜の少なくともいずれかの一部を結
晶化する際に、第２非晶質半導体膜に導入された不純物
を第１非晶質半導体膜に拡散させる工程を含むのが好ま
しい。このように構成すれば、拡散工程、結晶化工程お
よび結晶欠陥の修復工程を同時に行うことができるの
で、製造プロセスを簡略化することができる。

【００２２】上記一の局面による半導体装置の製造方法
において、導電率を制御し得る不純物は、第１導電化の
ための不純物を含む。また、第１導電化のための不純物
は、ｎ型化のための不純物を含むのが好ましい。このよ
うに構成すれば、ｎ型化のための不純物は結晶化を促進
する機能を有するので、より低温で結晶化が可能となる
とともに、高濃度領域で核発生した結晶をチャネル領域
方向に良好に成長させることができる。これにより、横
方向に粒径の大きな結晶粒からなるチャネル領域を形成
することができるので、電子の移動に対して障害となる
結晶粒界を減少させることができる。その結果、大きな
電子移動度を得ることができるので、ドレイン領域の端
部近傍における電界集中を緩和する構造を有する高性能
な半導体装置を製造することができる。

【００２３】また、上記の半導体装置の製造方法におい
て、非晶質半導体膜は、Ｓｉを主成分とする非晶質半導
体膜を含むのが好ましい。このように構成すれば、非晶
質半導体膜を容易に形成することができるとともに、不
純物量の制御により導電率を容易に制御することができ
るので、より容易に、ドレイン領域の端部近傍における
電界集中を緩和する構造を有する半導体装置を製造する
ことができる。

【００２４】なお、上記一の局面による半導体装置の製
造方法において、拡散または結晶化の工程は、ＥＬＡ法
などのパルスレーザ照射を用いる工程、または、ニッケ
ル触媒などを利用した固相成長法による工程であっても
よい。このように構成すれば、より短時間に、または、
低温で、拡散または結晶化を行うことができる。

【００２５】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。

【００２６】（第１実施形態）図１〜図６は、本発明の
第１実施形態による薄膜トランジスタ（半導体装置）の
製造プロセスを説明するための断面図である。図１〜図
６を参照して、以下に第１実施形態による薄膜トランジ
スタの製造プロセスについて説明する。

【００２７】まず、図１に示すように、化学気相成長
（ＣＶＤ）法などを用いて、ガラス基板１の上に、約３
０ｎｍ〜約２００ｎｍの膜厚を有するＳｉＯ₂からなる
絶縁層２を形成する。次に、プラズマＣＶＤ法などを用
いて、絶縁層２上の全面に、約５０ｎｍ〜約１００ｎｍ
の膜厚を有するとともに、不純物がドーピングされてい
ない非晶質Ｓｉからなる半導体膜３を形成する。

【００２８】次に、図２に示すように、ＴＥＯＳ（Ｔｅ
ｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）などの液体Ｓｉソー
スを原料とするＣＶＤ法またはプラズマＣＶＤ法を用い
て、半導体膜３上の全面に、約３０ｎｍ〜約２００ｎｍ
の膜厚を有するＳｉＯ₂からなるゲート絶縁層４を形成
する。その後、真空蒸着法またはスパッタ法などを用い
て、ゲート絶縁層４上の全面に、ＡｌまたはＴａなどの
金属からなる、約２００ｎｍ〜約６００ｎｍの膜厚を有
するゲート電極形成用の導電層５を形成する。そして、
導電層５上の所定領域に、レジスト層６を形成する。

【００２９】次に、レジスト層６をマスクとして、導電
層５の一部をエッチング除去することによって、図３に
示されるようなゲート電極５ａを形成する。この後、レ
ジスト層６を除去する。

【００３０】次に、図４に示すように、高濃度のｎ⁺ソ
ース領域３ａおよびｎ⁺ドレイン領域３ｂが形成される
以外の領域を覆うように、レジスト層７を形成する。そ
して、レジスト層７をマスクとして、Ｐ（リン）イオン
を約８０ｋｅＶの加速エネルギーで、約１×１０¹⁶ｃｍ
^-2〜約５×１０¹⁶ｃｍ^-2のドーズ量で半導体膜３に注入
する。なお、Ｐ（リン）は、本発明の「導電率を制御し
得る不純物」および「第１導電化（ｎ型化）のための不
純物」の一例である。これにより、半導体膜３中に、高
濃度のｎ⁺ソース領域３ａおよびｎ⁺ドレイン領域３ｂを
形成する。この後、レジスト層７を除去する。

【００３１】この後、第１実施形態では、図５に示すよ
うに、約６００℃〜約８００℃、約１０時間の熱処理を
真空中で行うことによって、半導体膜３において、高濃
度のｎ⁺ソース／ドレイン領域３ａおよび３ｂからゲー
ト電極５ａ側に向かって、Ｐ（リン）を熱拡散させると
同時に、半導体膜３の結晶化を行う。これにより、低濃
度のｎ^-ソース領域３ｄおよびｎ^-ドレイン領域３ｅを形
成する。このとき、同時にイオン注入によって生じた結
晶欠陥も修復される。

【００３２】最後に、図６に示すように、ゲート電極５
ａの上を含む、半導体膜３（各領域３ａ〜３ｅ）の全面
上に層間絶縁層８を形成する。そして、層間絶縁層８の
一部に形成したコンタクトホール８ａに、ＡｌまたはＴ
ａなどの導電材料を充填することによって、ｎ⁺ソース
領域３ａおよびｎ⁺ドレイン領域３ｂとそれぞれ電気的
に接続するソース電極９ａおよびドレイン電極９ｂを形
成する。このようにして、第１実施形態によるＬＤＤ構
造を有する薄膜トランジスタが形成される。

【００３３】第１実施形態では、上記のようにソース／
ドレイン領域の高濃度領域（ｎ⁺ソース領域３ａおよび
ｎ⁺ドレイン領域３ｂ）にＰ（リン）をイオン注入した
後、非晶質Ｓｉからなる半導体膜３を結晶化するための
熱処理を行うことによって、非晶質Ｓｉからなる半導体
膜３の結晶化の際に、ｎ⁺ソース領域３ａおよびｎ⁺ドレ
イン領域３ｂにイオン注入されたＰ（リン）をゲート電
極５ａ側に熱拡散させて低濃度のｎ^-ソース領域３ｄお
よびｎ^-ドレイン領域３ｅを形成することができる。こ
れにより、イオン注入を用いることなく、非晶質Ｓｉか
らなる半導体膜３の結晶化と同時に、低濃度のｎ^-ソー
ス領域３ｄおよびｎ^-ドレイン領域３ｅを形成すること
ができる。その結果、高濃度のｎ⁺ソース領域３ａおよ
びｎ⁺ドレイン領域３ｂと、低濃度のｎ^-ソース領域３ｄ
およびｎ^-ドレイン領域３ｅとをイオン注入により形成
する場合に比べて、製造プロセスを簡略化することがで
きる。

【００３４】また、結晶化とＰ（リン）の拡散とを行う
ための熱処理時に、高濃度のｎ⁺ソース領域３ａおよび
ｎ⁺ドレイン領域３ｂの形成時のイオン注入に起因して
発生した結晶欠陥も修復できるので、別途、結晶欠陥の
修復のための熱処理を行う必要がない。これにより、よ
り製造プロセスを簡略化することができる。

【００３５】また、ｎ型の不純物であるＰ（リン）は、
結晶化を促進する機能を有するので、高濃度のｎ⁺ソー
ス領域３ａおよびｎ⁺ドレイン領域３ｂで核発生した結
晶をチャネル領域３ｃ方向に良好に成長させることがで
きる。これにより、横方向に粒径が大きい結晶を有する
チャネル領域が形成されるので、電子の移動に対して障
害となる結晶粒界を減少させることができる。その結
果、大きな電子移動度を得ることができるので、ＬＤＤ
構造を有する高性能な薄膜トランジスタを製造すること
ができる。

【００３６】ここで、上記した第１実施形態による薄膜
トランジスタの効果を確認するため、半導体膜３中の横
方向Ｐ（リン）濃度分布と電子移動度とを測定した。半
導体膜３中のＰ（リン）濃度については、ＳＩＭＳ（Ｓ
ＥＣＯＮＤＡＲＹＩＯＮ−ＭＡＳＳＳＰＥＣＴＲＯ
ＳＣＯＰＹ）法により測定した。電子移動度について
は、第１実施形態に従って作製した薄膜トランジスタの
ドレイン電流−ゲート電圧特性の線形領域から算出し
た。図７は、本発明の第１実施形態による薄膜トランジ
スタの半導体膜３中の横方向Ｐ（リン）濃度分布を示し
たグラフである。図７を参照して、Ｐ（リン）がｎ⁺ソ
ース領域３ａおよびｎ⁺ドレイン領域３ｂからチャネル
領域３ｃに向かって拡散することによって、ｎ⁺ソース
領域３ａおよびｎ⁺ドレイン領域３ｂのチャネル領域３
ｃ側に、それぞれｎ^-ソース領域３ｄおよびｎ^-ドレイン
領域３ｅが形成されており、いわゆるＬＤＤ構造が形成
されていることがわかる。

【００３７】また、本発明の第１実施形態による薄膜ト
ランジスタの電子移動度については、最大２５０ｃｍ²
／（Ｖ・ｓ）の大きな値が得られた。これは、上述した
ように、ドーピングされたＰ（リン）が結晶化を促進す
る効果があるため、結晶化工程において、ｎ⁺ソース／
ドレイン領域３ａおよび３ｂで核発生を誘発するととも
に、チャネル形成方向への結晶成長が行われたと考えら
れる。その結果、横方向に粒径の大きな結晶粒からなる
チャネル領域３ｃが形成されることによって、電子の移
動に対して、障害となる結晶粒界が減少するため、大き
な電子移動度が得られたと考えられる。

【００３８】（第２実施形態）図８〜図１４は、本発明
の第２実施形態による薄膜トランジスタ（半導体装置）
の製造プロセスを説明するための断面図である。この第
２実施形態では、上記第１実施形態と異なり、低濃度の
ｎ^-ソース領域およびｎ^-ドレイン領域のみならず、高濃
度のｎ⁺ソース領域およびｎ⁺ドレイン領域も、イオン注
入を用いずに形成する例について説明する。以下、図８
〜図１４を参照して、第２実施形態による薄膜トランジ
スタの製造プロセスについて詳細に説明する。

【００３９】まず、図８に示すように、化学気相成長
（ＣＶＤ）法などを用いて、ガラス基板１１の上に、約
３０ｎｍ〜約２００ｎｍの膜厚を有するＳｉＯ₂からな
る絶縁層１２を形成する。次に、プラズマＣＶＤ法など
を用いて、絶縁層１２上の全面に、約５０ｎｍ〜約１０
０ｎｍの膜厚を有するとともに、不純物がドーピングさ
れていない非晶質Ｓｉからなる半導体膜１３を形成す
る。

【００４０】次に、図９に示すように、ＴＥＯＳ（Ｔｅ
ｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）などの液体Ｓｉソー
スを原料とするＣＶＤ法またはプラズマＣＶＤ法を用い
て、半導体膜１３上の全面に、約３０ｎｍ〜約２００ｎ
ｍの膜厚を有するＳｉＯ₂からなるゲート絶縁層１４を
形成する。その後、真空蒸着法またはスパッタ法などを
用いて、ゲート絶縁層１４上の全面に、ＡｌまたはＴａ
などの金属からなる、約２００ｎｍ〜約６００ｎｍの膜
厚を有するゲート電極形成用の導電層１５を形成する。
そして、導電層１５上の所定領域に、レジスト層１６を
形成する。

【００４１】次に、レジスト層１６をマスクとして、導
電層１５の一部をエッチング除去することによって、図
１０に示されるようなゲート電極１５ａを形成する。こ
の後、レジスト層１６を除去する。

【００４２】次に、図１１に示すように、再度、レジス
ト層１７を形成した後、そのレジスト層１７をマスクと
して、半導体膜１３および絶縁層１４の一部をエッチン
グ除去する。これにより、低濃度のｎ^-ソース領域およ
びｎ^-ドレイン領域と、チャネル領域となる領域とを含
むパターニングされた非晶質Ｓｉからなる半導体膜１３
が形成される。この非晶質Ｓｉからなる半導体膜１３
は、本発明の「第１非晶質半導体膜」の一例である。

【００４３】次に、図１２に示すように、原料ガスとし
てＳｉＨ₄およびＰＨ₃を併用したプラズマＣＶＤ法など
を用いて、パターニングされた半導体層１３の側面に接
触するように、Ｐ（リン）を含有したｎ型非晶質Ｓｉか
らなる半導体膜により構成される高濃度のｎ⁺ソース領
域１３ａおよびｎ⁺ドレイン領域１３ｂを形成する。こ
のＰ（リン）を含有したｎ型非晶質Ｓｉからなる半導体
膜は、本発明の「第２非晶質半導体膜」の一例である。
なお、Ｐ（リン）は、本発明の「導電率を制御し得る不
純物」および「第１導電化（ｎ型化）のための不純物」
の一例である。その後、レジスト層１７を除去する。

【００４４】次に、図１３に示すように、約８００℃、
約１５時間の熱処理を真空中で行うことによって、ｎ⁺
ソース領域１３ａおよびｎ⁺ドレイン領域１３ｂから半
導体膜１３に向かってＰ（リン）を熱拡散させると同時
に、半導体膜１３と、ｎ⁺ソース領域１３ａおよびｎ⁺ド
レイン領域１３ｂとの結晶化を行うことによって、半導
体膜１３中に低濃度のｎ^-ソース領域３ｄおよびｎ^-ドレ
イン領域３ｅを形成する。このとき、半導体膜１３のう
ちゲート電極１５ａの直下の領域には、不純物が拡散し
ないため、チャネル領域１３ｃとなる。

【００４５】最後に、図１４に示すように、ゲート電極
１５ａの上を含む、半導体膜１３（各領域１３ａ〜１３
ｅ）の全面上に層間絶縁層１８を形成する。そして、層
間絶縁層１８の一部に形成したコンタクトホール１８ａ
に、ＡｌまたはＴａなどの導電材料を充填することによ
って、ｎ⁺ソース領域１３ａおよびｎ⁺ドレイン領域１３
ｂとそれぞれ電気的に接続するソース電極１９ａおよび
ドレイン電極１９ｂを形成する。このようにして、第２
実施形態によるＬＤＤ構造を有する薄膜トランジスタが
形成される。

【００４６】第２実施形態では、上記のように、低濃度
のｎ^-ソース領域１３ｄおよびｎ^-ドレイン領域１３ｅ
と、チャネル領域１３ｃとなる領域とを含む非晶質Ｓｉ
からなる半導体膜１３の側面に接触するように、高濃度
のｎ⁺ソース領域１３ａおよびｎ⁺ドレイン領域１３ｂを
構成するＰ（リン）がドープされたｎ型非晶質Ｓｉから
なる半導体膜を形成し、その後、熱処理を行う。これに
より、半導体膜の結晶化と同時に、ｎ⁺ソース領域１３
ａおよびｎ⁺ドレイン領域１３ｂからＰ（リン）を半導
体膜１３側に熱拡散させて低濃度のｎ^-ソース領域１３
ｄおよびｎ^-ドレイン領域１３ｅを形成することができ
るので、製造プロセスを簡略化することができる。

【００４７】また、イオン注入を用いることなく、高濃
度のｎ⁺ソース領域１３ａおよびｎ⁺ドレイン領域１３ｂ
と、低濃度のｎ^-ソース領域１３ｄおよびｎ^-ドレイン領
域１３ｅとを形成することができるので、高濃度のｎ⁺
ソース領域１３ａおよびｎ⁺ドレイン領域１３ｂと、低
濃度のｎ^-ソース領域１３ｄおよびｎ^-ドレイン領域１３
ｅとにおいて、イオン注入に起因する結晶欠陥が発生す
るのを防止することができる。

【００４８】また、ｎ型の不純物であるＰ（リン）は、
結晶化を促進する機能を有するので、高濃度のｎ⁺ソー
ス領域１３ａおよびｎ⁺ドレイン領域１３ｂで核発生し
た結晶をチャネル領域１３ｃ方向に良好に成長させるこ
とができる。これにより、横方向に粒径が大きい結晶を
有するチャネル領域が形成されるので、電子の移動に対
して障害となる結晶粒界を減少させることができる。そ
の結果、大きな電子移動度を得ることができるので、Ｌ
ＤＤ構造を有する高性能な薄膜トランジスタを製造する
ことができる。

【００４９】ここで、本発明の第２実施形態による薄膜
トランジスタにおいても、上記第１実施形態と同様、Ｐ
（リン）濃度分布を測定したところ、ｎ⁺ソース／ドレ
イン領域およびｎ^-ソース／ドレイン領域を有するＬＤ
Ｄ構造が形成されていることを確認することができた。

【００５０】また、本発明の第２実施形態による薄膜ト
ランジスタの電子移動度についても、上記第１実施形態
と同様の測定により、最大２５０ｃｍ²／（Ｖ・ｓ）と
いう優れた値が得られた。

【００５１】（第３実施形態）図１５〜図２１は、本発
明の第３実施形態による薄膜トランジスタ（半導体装
置）の製造プロセスを説明するための断面図である。こ
の第３実施形態では、上記第１および第２実施形態で用
いた導電率の向上および導電化を行うための不純物（リ
ンなど）とは異なり、導電率のみを向上し得る不純物
（Ｇｅなど）を拡散させることにより、導電率を傾斜分
布させることによって、ドレイン端部の電界集中を緩和
する例について説明する。以下、図１５〜図２１を参照
して、第３実施形態による薄膜トランジスタの製造プロ
セスについて詳細に説明する。

【００５２】まず、図１５に示すように、化学気相成長
（ＣＶＤ）法などを用いて、ガラス基板２１の上に、約
３０ｎｍ〜約２００ｎｍの膜厚を有するＳｉＯ₂からな
る絶縁層２２を形成する。次に、プラズマＣＶＤ法など
を用いて、絶縁層２２上の全面に、約５０ｎｍ〜約１０
０ｎｍの膜厚を有するとともに、不純物がドーピングさ
れていない非晶質Ｓｉからなる半導体膜２３を形成す
る。

【００５３】次に、図１６に示すように、ＴＥＯＳ（Ｔ
ｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）などの液体Ｓｉソ
ースを原料とするＣＶＤ法またはプラズマＣＶＤ法を用
いて、半導体膜２３上の全面に、約３０ｎｍ〜約２００
ｎｍの膜厚を有するＳｉＯ₂からなるゲート絶縁層２４
を形成する。その後、真空蒸着法またはスパッタ法など
を用いて、ゲート絶縁層２４上の全面に、ＡｌまたはＴ
ａなどの金属からなる、約２００ｎｍ〜約６００ｎｍの
膜厚を有するゲート電極形成用の導電層２５を形成す
る。そして、導電層２５上の所定領域に、レジスト層２
６を形成する。

【００５４】次に、レジスト層２６をマスクとして、導
電層２５をエッチング除去することによって、図１７に
示されるような、ゲート電極２５ａを形成する。この
後、レジスト層２６を除去する。

【００５５】次に、図１８に示すように、ゲート電極２
５ａをマスクとして、Ｐ（リン）イオンを約１０ｋｅＶ
〜約８０ｋｅＶの加速エネルギーで、約１×１０¹⁴ｃｍ
^-2〜約５×１０¹⁴ｃｍ^-2のドーズ量で半導体膜２３に注
入する。なお、Ｐ（リン）は本発明の「第１導電化のた
めの不純物」の一例である。これにより、半導体膜２３
中に、ゲート電極２５ａに対して自己整合的にｎ型領域
２３ｆおよび２３ｇが形成される。このとき、半導体膜
２３のうちゲート電極２５ａの直下の領域は、不純物が
イオン注入されないために、チャネル領域２３ｃとな
る。

【００５６】次に、図１９に示すように、再度レジスト
層２７を形成した後、レジスト層２７をマスクとして、
ｎ型領域２３ｆおよび２３ｇと絶縁層２４の一部をエッ
チング除去する。なお、この状態の非晶質Ｓｉからなる
半導体膜２３（２３ｃ、２３ｆ、２３ｇ）は、本発明の
「第１非晶質半導体膜」の一例である。

【００５７】次に、図２０に示すように、原料ガスとし
てＳｉＨ₄およびＧｅＨ₄を併用したプラズマＣＶＤ法な
どを用いて、Ｇｅを含有した非晶質ＳｉＧｅ膜３０ａお
よび３０ｂを形成する。このＧｅを含有した非晶質Ｓｉ
Ｇｅ膜３０ａおよび３０ｂは、本発明の「第２非晶質半
導体膜」の一例である。なお、Ｇｅは本発明の「導電率
を制御し得る不純物」の一例である。その後、レジスト
層２７を除去する。さらに、約８００℃、約２０時間の
熱処理を真空中で行い、ＳｉＧｅ膜３０ａおよび３０ｂ
から半導体膜２３のｎ型領域２３ｆおよび２３ｇに向か
ってＧｅを熱拡散させると同時に、半導体膜２３とＳｉ
Ｇｅ膜３０ａおよび３０ｂとの結晶化を行う。

【００５８】最後に、図２１に示すように、ゲート電極
２５ａの上を含む、半導体膜２３（各領域２３ｃ、２３
ｆ、２３ｇ）とＳｉＧｅ膜３０ａおよび３０ｂとの全面
上に層間絶縁層２８を形成する。そして、層間絶縁層２
８の一部に形成したコンタクトホール２８ａに、Ａｌま
たはＴａなどの導電材料を充填することによって、Ｓｉ
Ｇｅ膜３０ａおよび３０ｂとそれぞれ電気的に接続され
るソース電極２９ａおよびドレイン電極２９ｂを形成す
る。このようにして、第３実施形態による薄膜トランジ
スタが形成される。

【００５９】第３実施形態では、上記のように、ｎ型領
域２３ｆおよび２３ｇを含む非晶質Ｓｉからなる半導体
膜２３の側面に接触するように、Ｇｅを含有した非晶質
ＳｉＧｅ膜３０ａおよび３０ｂを形成し、その後、熱処
理を行うことによって、半導体膜２３、ＳｉＧｅ膜３０
ａおよび３０ｂの結晶化と同時に、ＳｉＧｅ膜３０ａお
よび３０ｂからＧｅが半導体膜２３側に熱拡散すること
によって導電率の傾斜分布を実現することができる。こ
れにより、製造プロセスを簡略化することができる。

【００６０】また、結晶化とＧｅの拡散とを行うための
熱処理時に、ｎ型領域２３ｆおよび２３ｇの形成時のイ
オン注入に起因して発生した結晶欠陥も修復できるの
で、別途、結晶欠陥の修復のための熱処理を行う必要が
ない。これにより、より製造プロセスを簡略化すること
ができる。

【００６１】また、ｎ型の不純物であるＰ（リン）と、
ｎ型化またはｐ型化せずに導電率を向上し得る不純物で
あるＧｅとは、結晶化を促進する機能を有するので、ｎ
型領域２３ｆおよび２３ｇで核発生した結晶をチャネル
領域２３ｃ方向に良好に成長させることができる。これ
により、横方向に粒径が大きい結晶を有するチャネル領
域が形成されるので、電子の移動に対して障害となる結
晶粒界を減少させることができる。その結果、大きな電
子移動度を得ることができるので、ドレイン領域の端部
近傍における電界集中を緩和することができる高性能な
薄膜トランジスタを製造することができる。

【００６２】図２２は、本発明の第３実施形態による薄
膜トランジスタの半導体膜２３中の横方向Ｇｅ濃度分布
を示したグラフである。図２２を参照して、Ｇｅが半導
体膜２３に向かって拡散することによって、半導体膜２
３中のＧｅ濃度に分布が生じていることがわかる。これ
によって、半導体膜２３の導電率が傾斜分布するので、
ゲート端部（ドレイン端部）における電界の集中を緩和
することができる。

【００６３】なお、第３実施形態による薄膜トランジス
タの電子移動度についても、第１実施形態と同様の測定
により、最大２００ｃｍ²／（Ｖ・ｓ）という優れた値
が得られた。

【００６４】なお、今回開示された実施形態は、すべて
の点で例示であって、制限的なものではないと考えられ
るべきである。本発明の範囲は、上記した実施形態の説
明ではなく特許請求の範囲によって示され、さらに特許
請求の範囲と均等の意味および範囲ですべての変更が含
まれる。

【００６５】たとえば、上記第１実施形態および第２実
施形態では、拡散または結晶化の工程に真空中での熱処
理を用いたが、本発明はこれに限らず、ＥＬＡ法などの
パルスレーザ照射を用いる方法や、ニッケル触媒などを
利用した固相成長法などを用いることも可能である。

【００６６】また、上記第１実施形態および第２実施形
態では、導電率を制御し得る不純物として、ｎ型不純物
としても機能するＰ（リン）を用いたが、本発明はこれ
に限らず、Ｎ、Ａｓ、Ｓｂ、Ｏなど他のｎ型化不純物
や、Ｂ、Ａｌ、Ｇａ、Ｉｎなどのｐ型化不純物であって
もよい。

【００６７】また、上記第３実施形態では、ｎ型化また
はｐ型化せずに導電率を向上させることが可能な不純物
として、Ｇｅを用いる例を示したが、本発明はこれに限
らず、ｎ型化またはｐ型化を呈することなく導電率を向
上させることが可能な他の不純物を用いてもよい。

【００６８】また、上記第１実施形態および第２実施形
態では、Ｓｉ半導体膜を用いたが、本発明はこれに限ら
ず、ＳｉＧｅ、ＳｉＣ、ＳｉＰｂなどを用いた半導体膜
であってもよい。

【００６９】

【発明の効果】以上のように、本発明によれば、ドレイ
ン領域の端部近傍における電界集中を緩和する構造を有
する半導体装置を形成する場合において、製造プロセス
を簡略化することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態による半導体装置の製造
プロセスの第１工程を説明するための断面図である。

【図２】本発明の第１実施形態による半導体装置の製造
プロセスの第２工程を説明するための断面図である。

【図３】本発明の第１実施形態による半導体装置の製造
プロセスの第３工程を説明するための断面図である。

【図４】本発明の第１実施形態による半導体装置の製造
プロセスの第４工程を説明するための断面図である。

【図５】本発明の第１実施形態による半導体装置の製造
プロセスの第５工程を説明するための断面図である。

【図６】本発明の第１実施形態による半導体装置の製造
プロセスの第６工程を説明するための断面図である。

【図７】本発明の第１実施形態による薄膜トランジスタ
の半導体膜中の横方向Ｐ（リン）濃度分布を示したグラ
フである。

【図８】本発明の第２実施形態による半導体装置の製造
プロセスの第１工程を説明するための断面図である。

【図９】本発明の第２実施形態による半導体装置の製造
プロセスの第２工程を説明するための断面図である。

【図１０】本発明の第２実施形態による半導体装置の製
造プロセスの第３工程を説明するための断面図である。

【図１１】本発明の第２実施形態による半導体装置の製
造プロセスの第４工程を説明するための断面図である。

【図１２】本発明の第２実施形態による半導体装置の製
造プロセスの第５工程を説明するための断面図である。

【図１３】本発明の第２実施形態による半導体装置の製
造プロセスの第６工程を説明するための断面図である。

【図１４】本発明の第２実施形態による半導体装置の製
造プロセスの第７工程を説明するための断面図である。

【図１５】本発明の第３実施形態による半導体装置の製
造プロセスの第１工程を説明するための断面図である。

【図１６】本発明の第３実施形態による半導体装置の製
造プロセスの第２工程を説明するための断面図である。

【図１７】本発明の第３実施形態による半導体装置の製
造プロセスの第３工程を説明するための断面図である。

【図１８】本発明の第３実施形態による半導体装置の製
造プロセスの第４工程を説明するための断面図である。

【図１９】本発明の第３実施形態による半導体装置の製
造プロセスの第５工程を説明するための断面図である。

【図２０】本発明の第３実施形態による半導体装置の製
造プロセスの第６工程を説明するための断面図である。

【図２１】本発明の第３実施形態による半導体装置の製
造プロセスの第７工程を説明するための断面図である。

【図２２】本発明の第３実施形態による薄膜トランジス
タの半導体膜中の横方向Ｇｅ濃度分布を示したグラフで
ある。

【図２３】従来のＬＤＤ構造を有する薄膜トランジスタ
の製造プロセスの第１工程を説明するための断面図であ
る。

【図２４】従来のＬＤＤ構造を有する薄膜トランジスタ
の製造プロセスの第２工程を説明するための断面図であ
る。

【図２５】従来のＬＤＤ構造を有する薄膜トランジスタ
の製造プロセスの第３工程を説明するための断面図であ
る。

【図２６】従来のＬＤＤ構造を有する薄膜トランジスタ
の製造プロセスの第４工程を説明するための断面図であ
る。

【図２７】従来のＬＤＤ構造を有する薄膜トランジスタ
の製造プロセスの第５工程を説明するための断面図であ
る。

【図２８】従来のＬＤＤ構造を有する薄膜トランジスタ
の製造プロセスの第６工程を説明するための断面図であ
る。

【図２９】従来のＬＤＤ構造を有する薄膜トランジスタ
の製造プロセスの第７工程を説明するための断面図であ
る。

【図３０】従来のＬＤＤ構造を有する薄膜トランジスタ
の製造プロセスの第８工程を説明するための断面図であ
る。

【符号の説明】

１、１１、２１ガラス基板２、４、１２、１４、
２２、２４絶縁層３、１３、２３半導体膜３
ａ、１３ａｎ⁺ソース領域３ｂ、１３ｂｎ⁺ドレ
イン領域３ｃ、１３ｃ、２３ｃチャネル領域３ｄ、
１３ｄｎ^-ソース領域３ｅ、１３ｅｎ^-ドレイン
領域５ａ、１５ａ、２５ａゲート電極８、１８、２
８層間絶縁膜９ａ、１９ａ、２９ａソース電
極９ｂ、１９ｂ、２９ｂドレイン電極

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F052 AA02 AA11 AA17 BB07 DA02 DA03 DA10 DB03 FA06 HA07 JA01 5F110 AA01 AA16 CC02 DD02 DD13 EE03 EE04 EE43 EE44 FF02 FF29 FF30 GG01 GG02 GG13 GG35 GG45 HJ01 HJ02 HJ04 HJ06 HJ13 HJ16 HJ22 HJ23 HK08 HK09 HK14 HK25 HL03 HL04 HM15 NN02 PP01 PP03 PP10 PP27 PP34

Claims

【特許請求の範囲】

【請求項１】ソース／ドレイン領域の高濃度領域とな
る部分に導電率を制御し得る不純物が導入された非晶質
半導体膜を形成する工程と、その後、前記不純物を低濃
度領域が形成される領域側に拡散させる工程とを備え
た、半導体装置の製造方法。
【請求項２】前記不純物を低濃度領域が形成される領
域側に拡散させる工程は、前記不純物を熱拡散させるこ
とにより前記ソース／ドレイン領域の低濃度領域を形成
する工程を含む、請求項１に記載の半導体装置の製造方
法。
【請求項３】前記不純物を低濃度領域が形成される領
域側に拡散させる工程は、熱処理により前記非晶質半導
体膜の少なくとも一部を結晶化する際に、前記不純物を
拡散させる工程を含む、請求項１または２に記載の半導
体装置の製造方法。
【請求項４】前記不純物を低濃度領域が形成される領
域側に拡散させる工程は、固相成長を用いて前記非晶質
半導体膜の少なくとも一部を結晶化する際に、前記不純
物を拡散させる工程を含む、請求項３に記載の半導体装
置の製造方法。
【請求項５】前記非晶質半導体膜を形成する工程は、
前記非晶質半導体膜のソース／ドレイン領域の高濃度領
域となる部分に、前記不純物をイオン注入する工程を含
む、請求項１〜４のいずれか１項に記載の半導体装置の
製造方法。
【請求項６】前記非晶質半導体膜を形成する工程は、
チャネル領域となる部分を含む第１非晶質半導体膜を形
成する工程と、前記第１非晶質半導体膜の両側面に接触
するように、前記不純物が導入された前記ソース／ドレ
イン領域の高濃度領域となる部分を含む第２非晶質半導
体膜を形成する工程とを含む、請求項１〜４のいずれか
１項に記載の半導体装置の製造方法。
【請求項７】前記不純物を低濃度領域が形成される領
域側に拡散させる工程は、前記第１非晶質半導体膜およ
び前記第２非晶質半導体膜の少なくともいずれかの一部
を結晶化する際に、前記第２非晶質半導体膜に導入され
た前記不純物を前記第１非晶質半導体膜に拡散させる工
程を含む、請求項６に記載の半導体装置の製造方法。
【請求項８】前記導電率を制御し得る不純物は、第１
導電化のための不純物を含む、請求項１〜７のいずれか
１項に記載の半導体装置の製造方法。
【請求項９】前記第１導電化のための不純物は、ｎ型
化のための不純物を含む、請求項１〜８のいずれか１項
に記載の半導体装置の製造方法。
【請求項１０】前記非晶質半導体膜は、Ｓｉを主成分
とする非晶質半導体膜を含む、請求項１〜９のいずれか
１項に記載の半導体装置の製造方法。