JPH0250630B2 - - Google Patents
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- JPH0250630B2 JPH0250630B2 JP54091566A JP9156679A JPH0250630B2 JP H0250630 B2 JPH0250630 B2 JP H0250630B2 JP 54091566 A JP54091566 A JP 54091566A JP 9156679 A JP9156679 A JP 9156679A JP H0250630 B2 JPH0250630 B2 JP H0250630B2
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Description
【発明の詳細な説明】
本発明は、非晶質ガラス基板上に形成した半導
体装置、特に液晶平面表示装置の走査回路等に関
するものである。
体装置、特に液晶平面表示装置の走査回路等に関
するものである。
大面積の画像デバイスの開発の本格化にともな
つて、大面積の能動素子アレイの出現が要望され
ている。
つて、大面積の能動素子アレイの出現が要望され
ている。
例えば、従来のブラウン管に代る薄型の画像表
示装置として、液晶表示装置やエレクトロルミネ
ツセンス表示装置の開発がある。既に、CdSe等
の薄膜トランジスタ・アレイと組み合わせた表示
装置の試作やシリコン走査回路と組み合わせた表
示装置の試作が行なわれている。前者の場合は、
欠陥のない薄膜トランジスタ・アレイが実現でき
ないことや薄膜トランジスタの動作特性が不安定
であること等の問題がある。また、後者の場合
は、作製し得る単結晶シリコンウエーフアの大き
さに限度があるために、現状では素子寸法の最大
限界が75mm×75mmであり、平面テレビへの応用を
考えた場合小さすぎるという欠点がある。液晶表
示装置やエレクトロンミネツセンス表示装置を平
面テレビへ応用するためにも、適当な大面積の能
動素子アレイの開発が待たれている。
示装置として、液晶表示装置やエレクトロルミネ
ツセンス表示装置の開発がある。既に、CdSe等
の薄膜トランジスタ・アレイと組み合わせた表示
装置の試作やシリコン走査回路と組み合わせた表
示装置の試作が行なわれている。前者の場合は、
欠陥のない薄膜トランジスタ・アレイが実現でき
ないことや薄膜トランジスタの動作特性が不安定
であること等の問題がある。また、後者の場合
は、作製し得る単結晶シリコンウエーフアの大き
さに限度があるために、現状では素子寸法の最大
限界が75mm×75mmであり、平面テレビへの応用を
考えた場合小さすぎるという欠点がある。液晶表
示装置やエレクトロンミネツセンス表示装置を平
面テレビへ応用するためにも、適当な大面積の能
動素子アレイの開発が待たれている。
本発明の目的は、安定で、安価であり動作特性
が良好な、大面積の液晶表示装置を提供すること
である。更に構造的には、必要により基板の選択
によつて素子側と基板側とのいずれからの光入射
をも可能にするような液晶表示装置を提供しよう
とするものである。本発明の他の目的は、明細書
と図面を参照することによつて、明らかになる。
が良好な、大面積の液晶表示装置を提供すること
である。更に構造的には、必要により基板の選択
によつて素子側と基板側とのいずれからの光入射
をも可能にするような液晶表示装置を提供しよう
とするものである。本発明の他の目的は、明細書
と図面を参照することによつて、明らかになる。
上記目的を達成するために、本発明において
は、 非晶質ガラス基板と、 該非晶質ガラス基板上に設けられたシリコンを
主体とする多結晶膜と、 該シリコンを主体とする多結晶膜に形成された
トランジスタと、 液晶とを有する液晶表示装置において、 上記非晶質ガラス基板の軟化する温度が820℃
以下であり、 上記非晶質ガラス基板は75mm×75mmより大き
く、かつ、 上記シリコンを主体とする多結晶膜のキヤリア
の易動度は１cm2／Ｖ・sec以上であることを特徴
とする液晶表示装置とした。
は、 非晶質ガラス基板と、 該非晶質ガラス基板上に設けられたシリコンを
主体とする多結晶膜と、 該シリコンを主体とする多結晶膜に形成された
トランジスタと、 液晶とを有する液晶表示装置において、 上記非晶質ガラス基板の軟化する温度が820℃
以下であり、 上記非晶質ガラス基板は75mm×75mmより大き
く、かつ、 上記シリコンを主体とする多結晶膜のキヤリア
の易動度は１cm2／Ｖ・sec以上であることを特徴
とする液晶表示装置とした。
ここで、基板とは、それ自体で物理的強度を有
し、自身を支え得るものを言う。本発明では必要
に応じて、透光性の基板を用い、もしくは非透光
性の基板を用いる。
し、自身を支え得るものを言う。本発明では必要
に応じて、透光性の基板を用い、もしくは非透光
性の基板を用いる。
大面積の半導体装置を得るためには、単結晶半
導体材料を用いることができないことは前述の通
りである。また、良好な動作特性を得るためには
易動度が１cm2／Ｖ・sec程度以上の材料を用いる
必要があるので、易動度の低い非晶質材料もまた
不適当である。従つて、大面積化が可能であつ
て、かつ易動度が１cm2／Ｖ・sec程度以上である
ことから、多結晶材料を素材として用いる必要が
ある。多結晶材料のうちでも、多結晶シリコン
は、理化学的性質が半導体装置への応用に適して
おり、また高度に発達したシリコン半導体工業の
技術をそのまま、もしくは僅かに修正して、利用
できるという長所があるので、本発明に利用する
半導体材料として適している。
導体材料を用いることができないことは前述の通
りである。また、良好な動作特性を得るためには
易動度が１cm2／Ｖ・sec程度以上の材料を用いる
必要があるので、易動度の低い非晶質材料もまた
不適当である。従つて、大面積化が可能であつ
て、かつ易動度が１cm2／Ｖ・sec程度以上である
ことから、多結晶材料を素材として用いる必要が
ある。多結晶材料のうちでも、多結晶シリコン
は、理化学的性質が半導体装置への応用に適して
おり、また高度に発達したシリコン半導体工業の
技術をそのまま、もしくは僅かに修正して、利用
できるという長所があるので、本発明に利用する
半導体材料として適している。
また、特に、画像デバイスへ応用するために
は、必要によりガラスのような透光性基板上に半
導体装置を形成できるような構造であることが望
ましい。ところが、従来、易動度が１cm2／Ｖ・
sec以上の多結晶シリコン膜を得るためには、900
℃以上の高温の工程を経ねばならなかつた。例え
ば、低温気相成長法によると880℃の成長温度で
形成した多結晶シリコン膜の易動度は１cm2／Ｖ・
sec未満である。従つて、従来技術では、軟化点
温度が630℃の並ガラス上には勿論のこと、軟化
点温度が820℃の超硬質ガラス（JISI級硬質ガラ
ス）上に、易動度が１cm2／Ｖ・sec以上の多結晶
シリコン膜を形成することは困難であつた。
は、必要によりガラスのような透光性基板上に半
導体装置を形成できるような構造であることが望
ましい。ところが、従来、易動度が１cm2／Ｖ・
sec以上の多結晶シリコン膜を得るためには、900
℃以上の高温の工程を経ねばならなかつた。例え
ば、低温気相成長法によると880℃の成長温度で
形成した多結晶シリコン膜の易動度は１cm2／Ｖ・
sec未満である。従つて、従来技術では、軟化点
温度が630℃の並ガラス上には勿論のこと、軟化
点温度が820℃の超硬質ガラス（JISI級硬質ガラ
ス）上に、易動度が１cm2／Ｖ・sec以上の多結晶
シリコン膜を形成することは困難であつた。
本発明の液晶表示装置を製造するためには、例
えば、蒸着中の真空度が圧力で１×10-8torr未満
という高真空中で蒸着することによつて、使用ガ
ラスの軟化点温度より低い基板温度での真空蒸着
によつて易動度が１cm2／Ｖ・sec以上の多結晶シ
リコン膜を得る。特に、蒸着中の残留気体中の
O2は材料特性に悪影響を及ぼすので、好ましく
は、醸素分圧は１×10-9torr未満に押される。
えば、蒸着中の真空度が圧力で１×10-8torr未満
という高真空中で蒸着することによつて、使用ガ
ラスの軟化点温度より低い基板温度での真空蒸着
によつて易動度が１cm2／Ｖ・sec以上の多結晶シ
リコン膜を得る。特に、蒸着中の残留気体中の
O2は材料特性に悪影響を及ぼすので、好ましく
は、醸素分圧は１×10-9torr未満に押される。
なお、蒸着速度は通常1000Å／hourないし
10000Å／hourを用いる。好ましくは1000Å／
hour〜4000Å／hourを用いる。
10000Å／hourを用いる。好ましくは1000Å／
hour〜4000Å／hourを用いる。
蒸着速度の問題は主に蒸着源の技術に関係して
いる。即ち蒸着速度を高くしようとする際、同時
に真空度の低下を招きやすいからである。真空度
を所定の値に保持し得ればたとえば50000Å／
hourあるいはこれ以上を用いても良い。
いる。即ち蒸着速度を高くしようとする際、同時
に真空度の低下を招きやすいからである。真空度
を所定の値に保持し得ればたとえば50000Å／
hourあるいはこれ以上を用いても良い。
又蒸着時の基板温度は400℃以上より好ましく
は500℃以上を用いる。また、当然蒸着膜形成と
いう点から1200℃以下となされる。この様な製造
法によつて所望の多結晶シリコン膜を得ることが
出来る。
は500℃以上を用いる。また、当然蒸着膜形成と
いう点から1200℃以下となされる。この様な製造
法によつて所望の多結晶シリコン膜を得ることが
出来る。
この様な製造法によつて、所望の高品位の多結
晶シリコン膜が形成し得る理由の詳細について不
明な点も多いが、次の様に推察している。即ち、
上記の本発明の実施例を具体的に製造する製造法
における条件下では、基板表面に衝突してくる残
留気体分子が実質的に無視し得るためと考えられ
る。
晶シリコン膜が形成し得る理由の詳細について不
明な点も多いが、次の様に推察している。即ち、
上記の本発明の実施例を具体的に製造する製造法
における条件下では、基板表面に衝突してくる残
留気体分子が実質的に無視し得るためと考えられ
る。
多結晶シリコン膜を加工して半導体装置を作製
するためには、数段階の工程を経なければならな
いが、本発明の実施例を具体的に製造する製造法
における条件下では、これらの工程における熱処
理温度を、超硬質ガラスの軟化点である820℃よ
り低く押さえた。軟化点の低いガラス基板を用い
る場合には、更に低く、例えば550℃以下に押さ
えることも可能である。以下では、半導体装置の
一例として、MOS型電界効果トランジスタを例
にとつて説明する。
するためには、数段階の工程を経なければならな
いが、本発明の実施例を具体的に製造する製造法
における条件下では、これらの工程における熱処
理温度を、超硬質ガラスの軟化点である820℃よ
り低く押さえた。軟化点の低いガラス基板を用い
る場合には、更に低く、例えば550℃以下に押さ
えることも可能である。以下では、半導体装置の
一例として、MOS型電界効果トランジスタを例
にとつて説明する。
ゲート酸化膜を得るためには、一般には、シリ
コン基板の熱酸化法によつているが、熱酸化の場
合1000℃以上の温度を必要とするので、今の目的
には使えない。本発明の好ましい実施例では、
300℃以上500℃以下の温度でSiH4とO2を反応さ
せ、もしくは400℃以上800℃以下の温度でSiH4
とNO2を反応させて、SiO2膜を気相成長させ、
この気相成長したSiO2膜ゲート酸化膜として用
いる。気相成長法により得られたSiO2膜は、従
来、劣化防止用として用いられ、ゲート酸化膜と
して用いられた例はほとんどない。
コン基板の熱酸化法によつているが、熱酸化の場
合1000℃以上の温度を必要とするので、今の目的
には使えない。本発明の好ましい実施例では、
300℃以上500℃以下の温度でSiH4とO2を反応さ
せ、もしくは400℃以上800℃以下の温度でSiH4
とNO2を反応させて、SiO2膜を気相成長させ、
この気相成長したSiO2膜ゲート酸化膜として用
いる。気相成長法により得られたSiO2膜は、従
来、劣化防止用として用いられ、ゲート酸化膜と
して用いられた例はほとんどない。
また、従来は、ソース領域、ならびにドレイン
領域を形成するためには、熱拡散によつてp+層
もしくはn+層を形成する方法が一般的に行なわ
れている。しかし、この方法は、1150℃程度の熱
処理を必要とするので、今の目的には使えない。
本発明の液晶表示装置を製造するためには、熱拡
散に代つて、イオン打ち込み法によつてp+層、
もしくは、n+層を形成する方法が好ましい。イ
オン打ち込み後、電気的に活性化するために熱処
理するが、この際、熱処理温度は、使用する基板
の軟化点より低く押える必要がある。そこで、本
発明の液晶表示装置を製造するためには、例え
ば、BF2 +のような550℃程度の低温の熱処理で高
い活性化のできるイオンを打ち込むとか、或い
は、例えばB+イオン等を打ち込んだあと、リバ
ース・アニーリング効果（逆焼鈍効果）が起こる
直前の500℃〜600℃程度の温度で熱処理を行なう
等の方法が好ましい。p+イオン、As+イオン等の
場合、リバース・アニーリング効果はB+イオン
の場合ほど顕著ではないが、500℃〜600℃程度の
熱処理で十分活性化できる。従つて、500℃〜600
℃程度の低温工程でp+層、n+層のいずれをも形
成することができる。超硬質ガラスのように軟化
点温度が800℃よりも高い基板を用いる場合には、
800℃の温度で熱処理してもよいことは勿論であ
る。
領域を形成するためには、熱拡散によつてp+層
もしくはn+層を形成する方法が一般的に行なわ
れている。しかし、この方法は、1150℃程度の熱
処理を必要とするので、今の目的には使えない。
本発明の液晶表示装置を製造するためには、熱拡
散に代つて、イオン打ち込み法によつてp+層、
もしくは、n+層を形成する方法が好ましい。イ
オン打ち込み後、電気的に活性化するために熱処
理するが、この際、熱処理温度は、使用する基板
の軟化点より低く押える必要がある。そこで、本
発明の液晶表示装置を製造するためには、例え
ば、BF2 +のような550℃程度の低温の熱処理で高
い活性化のできるイオンを打ち込むとか、或い
は、例えばB+イオン等を打ち込んだあと、リバ
ース・アニーリング効果（逆焼鈍効果）が起こる
直前の500℃〜600℃程度の温度で熱処理を行なう
等の方法が好ましい。p+イオン、As+イオン等の
場合、リバース・アニーリング効果はB+イオン
の場合ほど顕著ではないが、500℃〜600℃程度の
熱処理で十分活性化できる。従つて、500℃〜600
℃程度の低温工程でp+層、n+層のいずれをも形
成することができる。超硬質ガラスのように軟化
点温度が800℃よりも高い基板を用いる場合には、
800℃の温度で熱処理してもよいことは勿論であ
る。
以下、本発明を実施例を参照して詳細に説明す
る。
る。
実施例
ガラス基板上に多結晶シリコン膜を形成し、こ
の多結晶シリコン中にｐ−チヤンネルMOS電界
効果トランジスタを作製する場合の実施例を、第
１図の工程説明用断面図を用いて説明する。
の多結晶シリコン中にｐ−チヤンネルMOS電界
効果トランジスタを作製する場合の実施例を、第
１図の工程説明用断面図を用いて説明する。
まず、基板を超高真空達成可能な真空蒸着装置
内に装着する。装置は一般のもので良い。普通硬
質ガラス（JIS2級硬質ガラス）基板１上に、基板
温度550℃、蒸着中の真空度９×10-9torr、蒸着
中の酸素分圧１×10-10torr、蒸着速度3000Å／
horrの条件で真空蒸着することにより、シリコン
膜２を6000Åの厚みに被着する（第１図ａ）。形
成されたシリコン膜２は、ｎ型の多結晶シリコン
であり、易動度は１cm2／Ｖ・secより大きい。次
に、基板温度415℃で気相成長法によりSiO2膜３
を5000Åの厚みに被着する（第１図ｂ）。次に第
１図ｃのように、このSiO2膜にソースおよびド
レイン領域の窓あけを行なう。次に、150KeVの
エネルギーのBF2 +イオンを３×1015／cm2のドー
ズ量で打ち込み550℃で100分間熱処理することに
よつて、ソースおよびドレイン領域にp+層４を
形成する。次に、第１図ｅのように、フイールド
用酸化膜５を残してSiO2を除去する。再び気相
成長法によりゲート酸化膜用にSiO2膜６を2000
Åの厚みに被着する（第１図ｆ）。更に、ホトエ
ツチング工程により電極接触用孔を、第１図ｇの
ようにあけ、全面にAlを蒸着したあと、ホトエ
ツチング工程によりAlを加工して、ソース電極
７、ドレイン電極８、ゲート電極９を形成する。
このあと、H2雰囲気中で400℃30分間の熱処理を
行なう。以上の工程により、多結晶シリコン中
MOS電界効果トランジスタが作製された。この
半導体装置は、トランジスタとして良好で安定な
特性を示す。このトランジスタを液晶表示装置に
用いた。
内に装着する。装置は一般のもので良い。普通硬
質ガラス（JIS2級硬質ガラス）基板１上に、基板
温度550℃、蒸着中の真空度９×10-9torr、蒸着
中の酸素分圧１×10-10torr、蒸着速度3000Å／
horrの条件で真空蒸着することにより、シリコン
膜２を6000Åの厚みに被着する（第１図ａ）。形
成されたシリコン膜２は、ｎ型の多結晶シリコン
であり、易動度は１cm2／Ｖ・secより大きい。次
に、基板温度415℃で気相成長法によりSiO2膜３
を5000Åの厚みに被着する（第１図ｂ）。次に第
１図ｃのように、このSiO2膜にソースおよびド
レイン領域の窓あけを行なう。次に、150KeVの
エネルギーのBF2 +イオンを３×1015／cm2のドー
ズ量で打ち込み550℃で100分間熱処理することに
よつて、ソースおよびドレイン領域にp+層４を
形成する。次に、第１図ｅのように、フイールド
用酸化膜５を残してSiO2を除去する。再び気相
成長法によりゲート酸化膜用にSiO2膜６を2000
Åの厚みに被着する（第１図ｆ）。更に、ホトエ
ツチング工程により電極接触用孔を、第１図ｇの
ようにあけ、全面にAlを蒸着したあと、ホトエ
ツチング工程によりAlを加工して、ソース電極
７、ドレイン電極８、ゲート電極９を形成する。
このあと、H2雰囲気中で400℃30分間の熱処理を
行なう。以上の工程により、多結晶シリコン中
MOS電界効果トランジスタが作製された。この
半導体装置は、トランジスタとして良好で安定な
特性を示す。このトランジスタを液晶表示装置に
用いた。
第２図に試作したMOSFETの特性例を示す。
ゲート圧VGをパラメータとするドレイン電流ID対
ドレイン電圧VDS特性である。この特性例では
SiO2膜厚を7000Åと大きくすることによつて、
閾値電圧を80Vと大きくしている。
ゲート圧VGをパラメータとするドレイン電流ID対
ドレイン電圧VDS特性である。この特性例では
SiO2膜厚を7000Åと大きくすることによつて、
閾値電圧を80Vと大きくしている。
ここでは、基板ガラスとしては、軟化点温度が
780℃の普通硬質ガラスを用いたが、全工程を通
して550℃より高い温度で熱処理することはない
ので、ガラス基板が軟化することはない。また、
軟化点が630℃の安価な並ガラス（ソーダガラ
ス）、あるいは軟化点が820℃の超硬質ガラス等を
基板として用いることも、基板が軟化することは
ないので、同様に可能である。実用性の観点から
は、半導体装置の製作原価の低いことも重要であ
る。安価な並ガラス等を基板として用いること
は、この点で最も有利であり、普通硬化ガラスや
超硬質ガラス等を用いることは次に有利であり、
高価な石英ガラス等の使用は不利である。本発明
によれば、軟化点の低い安価なガラス基板を用い
て半導体装置を作製することも可能となる。
780℃の普通硬質ガラスを用いたが、全工程を通
して550℃より高い温度で熱処理することはない
ので、ガラス基板が軟化することはない。また、
軟化点が630℃の安価な並ガラス（ソーダガラ
ス）、あるいは軟化点が820℃の超硬質ガラス等を
基板として用いることも、基板が軟化することは
ないので、同様に可能である。実用性の観点から
は、半導体装置の製作原価の低いことも重要であ
る。安価な並ガラス等を基板として用いること
は、この点で最も有利であり、普通硬化ガラスや
超硬質ガラス等を用いることは次に有利であり、
高価な石英ガラス等の使用は不利である。本発明
によれば、軟化点の低い安価なガラス基板を用い
て半導体装置を作製することも可能となる。
更に、並ガラスと超硬質ガラスの線膨張係数
は、シリコンの線膨張係数と近い為、堆積後のは
く離等の問題がなく有利である。石英ガラスの線
膨張係数は、シリコンの線膨張係数より約１桁小
さいので、特に基板が大きくなると、その差が問
題となりうる。
は、シリコンの線膨張係数と近い為、堆積後のは
く離等の問題がなく有利である。石英ガラスの線
膨張係数は、シリコンの線膨張係数より約１桁小
さいので、特に基板が大きくなると、その差が問
題となりうる。
また、並ガラスや超硬質ガラスは、石英ガラス
より硬度が低く、つまり脆弱ではないので、基板
が大きくなつた場合に、取り扱いやすいという利
点がある。これは、大画面の液晶表示装置では、
特に有利である。
より硬度が低く、つまり脆弱ではないので、基板
が大きくなつた場合に、取り扱いやすいという利
点がある。これは、大画面の液晶表示装置では、
特に有利である。
基板ガラスの透光性に関しては、通常の透明ガ
ラス、ある領域の波長の光のみ透過するフイルタ
ガラス、非透光性のガラスのいずれも用いること
ができる。
ラス、ある領域の波長の光のみ透過するフイルタ
ガラス、非透光性のガラスのいずれも用いること
ができる。
多結晶シリコン膜を形成する工程をはじめ、各
工程において、製法上、半導体装置の大面積化を
阻むような技術的問題はない。また、必要によ
り、透光性基板を用いることによつて、基板側か
らの光入射も可能となる。
工程において、製法上、半導体装置の大面積化を
阻むような技術的問題はない。また、必要によ
り、透光性基板を用いることによつて、基板側か
らの光入射も可能となる。
以上述べたように、本発明によれば、良好で安
定な動作特性を有する、大面積の半導体装置をガ
ラス基板上に形成した液晶表示装置が、容易にし
かも安価に実現できる。また、必要により、基板
側から光入射する構造とすることも可能となる。
定な動作特性を有する、大面積の半導体装置をガ
ラス基板上に形成した液晶表示装置が、容易にし
かも安価に実現できる。また、必要により、基板
側から光入射する構造とすることも可能となる。
また、上述の実施例では、素材となる多結晶シ
リコン膜に故意に不純物を添加することはしなか
つたが、シリコン蒸着時に、同時にごく微量の
GaあるいはSb等を蒸着することによつて、故意
にｐ型不純物、ｎ型不純物を添加することは可能
である。また、その不純物濃度を制御すること
も、勿論、可能である。
リコン膜に故意に不純物を添加することはしなか
つたが、シリコン蒸着時に、同時にごく微量の
GaあるいはSb等を蒸着することによつて、故意
にｐ型不純物、ｎ型不純物を添加することは可能
である。また、その不純物濃度を制御すること
も、勿論、可能である。
たとえば、下記の如きデイプレツシヨン型
（depletion type）のMOS型電界効果トランジス
タを製造した。ガラス基板上に基板温度500℃で
シリコンと少量のGeを同時に蒸着し、ｐ型の多
結晶Si膜を形成した。この多結晶膜を素材として
ｎチヤネルMOS型電界効果トランジスタを製造
する。製造の基本的工程は前述した通りである。
ソース領域およびドレイン領域は前述の多結晶Si
に100KeVのエネルギーのp+イオンを１×1016cm2
のドーズ量で打込み、600℃でアニールすること
によつてｎ層として形成した。また、ゲート酸化
膜は2000Åとした。得られた特性はしきい電圧値
が−25Vのデイプレツシヨン型であり、VG＝
10V程度の低電圧駆動が可能である。
（depletion type）のMOS型電界効果トランジス
タを製造した。ガラス基板上に基板温度500℃で
シリコンと少量のGeを同時に蒸着し、ｐ型の多
結晶Si膜を形成した。この多結晶膜を素材として
ｎチヤネルMOS型電界効果トランジスタを製造
する。製造の基本的工程は前述した通りである。
ソース領域およびドレイン領域は前述の多結晶Si
に100KeVのエネルギーのp+イオンを１×1016cm2
のドーズ量で打込み、600℃でアニールすること
によつてｎ層として形成した。また、ゲート酸化
膜は2000Åとした。得られた特性はしきい電圧値
が−25Vのデイプレツシヨン型であり、VG＝
10V程度の低電圧駆動が可能である。
（発明の効果）
本発明によれば、安定で、安価であり、かつ動
作特性が良好な、大面積の液晶表示装置を提供す
ることができる。更に構造的には、必要により基
板の選択によつて素子側と基板側とのいずれから
の光入射をも可能にするような液晶表示装置を提
供することができる。
作特性が良好な、大面積の液晶表示装置を提供す
ることができる。更に構造的には、必要により基
板の選択によつて素子側と基板側とのいずれから
の光入射をも可能にするような液晶表示装置を提
供することができる。
実施例ではトランジスタとしてMOS型電界効
果トランジスタを形成した例を示したが、勿論
pnpバイポーラトランジスタ、npnバイポーラト
ランジスタをガラス基板等に形成したものとする
ことが可能である。また、低電気相成長法による
SiO2膜を用いて素子間の分離を行うことによつ
て２個以上の半導体装置を組み合わせた集積回路
を形成したものとすることも可能である。
果トランジスタを形成した例を示したが、勿論
pnpバイポーラトランジスタ、npnバイポーラト
ランジスタをガラス基板等に形成したものとする
ことが可能である。また、低電気相成長法による
SiO2膜を用いて素子間の分離を行うことによつ
て２個以上の半導体装置を組み合わせた集積回路
を形成したものとすることも可能である。
第１図は本発明の一実施例を説明するための工
程説明用の装置断面図、第２図は本発明の電界効
果トランジスタのドレイン電流対ドレイン電圧特
性を示す図である。 １……非晶質基板、２……多結晶シリコン膜、
３……SiO2膜、４……不純物領域、５……酸化
膜、６……ゲート酸化膜。
程説明用の装置断面図、第２図は本発明の電界効
果トランジスタのドレイン電流対ドレイン電圧特
性を示す図である。 １……非晶質基板、２……多結晶シリコン膜、
３……SiO2膜、４……不純物領域、５……酸化
膜、６……ゲート酸化膜。
Claims (1)
- 【特許請求の範囲】 １ 非晶質ガラス基板と、 該非晶質ガラス基板上に設けられたシリコンを
主体とする多結晶膜と、 該シリコンを主体とする多結晶膜に形成された
トランジスタと、 液晶とを有する液晶表示装置において、 上記非晶質ガラス基板の軟化する温度が820℃
以下であり、 上記非晶質ガラス基板は75mm×75mmより大き
く、かつ、 上記シリコンを主体とする多結晶膜のキヤリア
の易動度は１cm2／Ｖ・sec以上であることを特徴
とする液晶表示装置。 ２ 上記非晶質ガラス基板は透光性であることを
特徴とする特許請求の範囲第１項記載の液晶表示
装置。 ３ 上記液晶は平面テレビとして用いられること
を特徴とする特許請求の範囲第１項又は第２項に
記載の液晶表示装置。 ４ 上記シリコンを主体とする多結晶膜に形成さ
れたトランジスタは走査回路として用いられるこ
とを特徴とする特許請求の範囲第１項乃至第３項
の何れかに記載の液晶表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9156679A JPS5617083A (en) | 1979-07-20 | 1979-07-20 | Semiconductor device and its manufacture |
| EP80104118A EP0023021B1 (en) | 1979-07-20 | 1980-07-15 | Semiconductor device and method of manufacturing the same |
| DE8080104118T DE3069594D1 (en) | 1979-07-20 | 1980-07-15 | Semiconductor device and method of manufacturing the same |
| US06/170,185 US4351856A (en) | 1979-07-20 | 1980-07-18 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9156679A JPS5617083A (en) | 1979-07-20 | 1979-07-20 | Semiconductor device and its manufacture |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226122A Division JPS58112363A (ja) | 1982-12-24 | 1982-12-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5617083A JPS5617083A (en) | 1981-02-18 |
| JPH0250630B2 true JPH0250630B2 (ja) | 1990-11-02 |
Family
ID=14030057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9156679A Granted JPS5617083A (en) | 1979-07-20 | 1979-07-20 | Semiconductor device and its manufacture |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4351856A (ja) |
| EP (1) | EP0023021B1 (ja) |
| JP (1) | JPS5617083A (ja) |
| DE (1) | DE3069594D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031778A (ja) * | 2001-07-13 | 2003-01-31 | Seiko Epson Corp | 薄膜装置の製造方法 |
| EP1603163A2 (en) | 1998-03-02 | 2005-12-07 | Seiko Epson Corporation | Three-dimensional semiconductor device |
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| JPS57133082A (en) * | 1981-02-12 | 1982-08-17 | Oki Electric Ind Co Ltd | Wire dot printer |
| JPS5831575A (ja) * | 1981-08-19 | 1983-02-24 | Hitachi Ltd | 多結晶薄膜トランジスタ |
| EP0073603B1 (en) * | 1981-08-19 | 1987-08-26 | Hitachi, Ltd. | Polycrystalline thin-film transistor,integrated circuit including such transistors and a display device including such a circuit |
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- 1980-07-15 DE DE8080104118T patent/DE3069594D1/de not_active Expired
- 1980-07-18 US US06/170,185 patent/US4351856A/en not_active Expired - Lifetime
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| EP0023021A1 (en) | 1981-01-28 |
| JPS5617083A (en) | 1981-02-18 |
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| EP0023021B1 (en) | 1984-11-07 |
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