KR0128522B1 - 저온 다결정질 실리콘 박막 구조 및 그 제조방법, 저온 다결정질 실리콘 박막 트랜지스터 및 그 제조 방법 - Google Patents

저온 다결정질 실리콘 박막 구조 및 그 제조방법, 저온 다결정질 실리콘 박막 트랜지스터 및 그 제조 방법

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Abstract

본 발명은 비정질 상태의 Si-Ge 합금층의 저온 결정 성장성을 실리콘층의 결정 성장에 이용한 다결정질 실리콘 박막에 관한 것으로, 소정 기판 상에 실리콘층과 비정질상태의 Si-Ge 합금층을 순차적으로 겹쳐쌓아 비정질 상태로 증착하고 이후 열처리하거나 또는 비정질 상태의 Si-Ge 합금층을 먼저 증착하고 이후 실리콘층을 증착한 뒤 열처리하여 상기 실리콘보다 결정화 속도가 빠른 비경질 상태의 Si-Ge 비정질실리콘 결정화 기구를 제어하기 위한 시료층(seed layer)으로 이용하므로써 결정화 시간을 단축시킴과 동시에 결정립이 크고 격자결합이 적은 폴리실리콘 액티브층을 제조할 수 있게 되어 실리콘의 결정 성장성을 향상시킬 수 있을 뿐 아니라 이를 TFT소자 제조에 이용할시에 소자 특성을 향상시킬 수 있는 고신뢰성의 다결정질 실리콘 박막을 실현할 수 있게 된다.

Description

저온 다결정질 실리콘 박막 구조 및 그 제조방법, 저온 다결정질 실리콘 박막 트랜지스터 및 그 제조 방법
제1도는 실리콘-게르마늄 시스템의 이성분 위상(binary phase)을 나타낸 그래프.
제2a도는 및 제2b도는 열산화막 위에 MBE(molecular beam epitaxy)로 증착한 순수 실리콘과 Si00.5Ge0.5를 각각 500oC, 550oC, 600oC에서 어닐링한 후의 XRD(
X-ray diffration) 패턴을 결정화 시간에 따라 나타낸 그래프.
제3a도 내지 3d도는 순수 실리콘보다 결정화 속도가 빠른 비정질상태의 Si-Ge층을 먼저 증착하고 이어서 실리콘층을 증착한 후 열처리한 결과를 나타낸 도면.
제4도는 실리콘을 먼저 증착한 뒤 비정질상태의 Si-Ge층을 얇게 증착한 상태를 나타낸 도면.
제5도는 제3a도에서 제시된 다결정질 실리콘 박막을 TFT소자 제조에 적용한 예를 도시한 TFT 단면도.
제6도는 제4도에서 제시된 다결정질 실리콘 박막을 TFT소자 제조에 적용한 예를 도시한 TFT 단면도.
제7도는 순수 실리콘만을 증착한 경우, 결정화 온도와 시간에 따른 X선 회절 실험 결과를 도시한 그래프.
제8도는 Si-Ge 합금을 먼저 증착하고 이어서 실리콘을 증착한 경우, 결정화 온도와 시간에 따른 X선 회절 실험 결과를 도시한 그래프이다.
본 발명은 다결정질 실리콘 박막에 관한 것으로, 보다 상세하게는 비정질 상태의 Si-Ge 합금층의 저온 결정 성장성을 실리콘층의 결정 성장에 이용한 저온 다결정질 실리콘 박막 구조 및 그 제조방법, 그리고 이를 이용한 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
TFT(thin film transistor)는 CRT(cathod ray tube)를 대신하는 평판 표시기로 최근 많은 각광을 받고 있는 AMLCD(active matrix liquid cryistal display)를 구성하는 핵심소자이다.좀더 구체적으로 언급하면, 각 화소의 점등상태를 독자적으로 제어하는 스위칭소자나 LCD를 구동하는 논리회로의 기본 소자라 할 수 있다.
여기에 이용되는 TFT는 기본적으로 유리나 석영같은 비정질 투명기판 위에서 제조되어야 하기 때문에 액티브층이 단결정이 아니고 비결징이나 다결정질 실리콘 박막으로 되어 있다는 특징을 지니고 있으며, 또한 투명기판으로서 석영에 비하여 가격이 훨씬 싼 유리를 사용하기 위하여서는 모든 제조공정이 유리의 연화 온도인 600oC 이하에서 이루어져야 한다.
비정질실리콘 TFT는 누설전류가 1pA 이하익 온 전류와 오프 전류의 비가 106이상이기 때문에 각 화소의 점등상태를 스위칭하는 소자로서 충분히 사용할 수 있고 가격 또한 석영에 비하여 훨씬 싼 대형유리를 기판으로 사용하여 저온에서 비교적 쉽게 제조할 수 있기 때문에 이미 LCD 스위칭소자로서 널리 사용되고 있다. 그러나 고속동작하는 구동회로를 제조하기에는 이동도가 작기 때문에 LCD 구동회로는 별도로 단결정 실리콘 소자로 제조하여 와이어 본딩(wire bonding)이나 TCP(tape carrier packa
ge) 형태로 만든 후 이방성 도전접착제를 사용하여 열압착하여 외부신호와 연결이 되도록 하고 있다.
따라서 화소수가 많고 화소간의 피치가 짧아질수록 구동회로와 화속부의 접착에서 생산수율이 저하되는 문제가 발생하고 이에 따라 고해상도의 LCD를 실현하는데는 실질적으로 한계가 있게 된다. 이에 반해 폴리실리콘 TFT는 이동도가 비교적 커서 화소 스위칭소자뿐만 아니라 동일한 투명기판 상에 LCD 구동회로까지 동시에 집적하므로써 생산성을 높임과 동시에 고해상도 및 대형 LCD를 실현할 수 있기 때문에 많은 연구가 집중되고 있는 분야이다.
폴리실리콘 박막은 보통 열 화학기상증착(thermal CVD)등의 방법으로 제조가 되는 데 이 경우 600oC 이상의 증착온도를 필요로 하며 결저입자의 크기도 크지 않다. 이를 보완한 것으로 실리콘 이온 주입을 실시하여 비정질화한 후 열처리하여 결정입자의 크기를 증가시키는 방법이 있으나 이는 공정온도가 높으므로 표시소자에의 응용에는 적합하지 않다.
이러한 폴리실리콘 확보를 위하여 시도되고 있는 여러 가지 방법중 대표적인 것을 몇가지 살펴보면 아래와 같다. 저온 폴리실리콘 형성에 이용되는 대표적인 방법은 크게 고상결정화, 레이저결정화, 직접폴리실리콘증착, 금속열처리(RTA)를 들 수 있는데 그 각각의 형성방법 및 그에 따른 특징을 간략하게 기술한다.
먼저, 고상결정화는 550oC 이하의 저온에서 비정질실리콘 증착후 600oC 이하의 저온에서 장시간 열처리(수시간-수십시간)로 큰 결정입자를 갖는 폴리실리콘을 얻는 방법으로, 상기 방법은 완전한 결정화에 많은 시간이 소요되며 불순물에 의한 그레인의 성장 방해가 야기되는 문제점을 가진다. 레이저 결정화는 저온에서 비정질실리콘 증착후 레이저를 조사하여 결정화하는 방법으로, 상기 방법은 결정입자가 작으면서도 결정성이 좋기 때문에 좋은 특성의 소자를 쉽게 얻을 수 있다는 잇점을 가진다. 직접폴리실리콘 증착은 증장조건, 증착 개스 등의 조절로 저온에서 직접 폴리실리콘을 증착하는 방법으로, 여기에는 SiF4개스를 사용하거나 수소희석, 및 Si2H6, Si3H8등을 사용하는 방법등이 있다. 상기 방법은 증착과 동시에 폴리실리콘이 얻어지므로 별도의 처리가 필요 하지 않게 된다. 금속열처리(RTA)는 저온에서 비정질실리콘 증착후 표면을 빛을 이용하여 금속열처리하여 다결정화하는 방법으로, 상기 방법은 유리의 변형 등의 이유로 700oC 정도에서 견디는 유리기판이 요구된다. 상기 방법으로 제조되는 폴리실리콘 TFT가 갖추어야 할 특성 가운데 특히 중요한 것으로는 가능한 큰 이동도와 작은 누설전류를 들 수 있다. 이들 특성은 액치브층으로 사용되는 폴리실리콘의 결정립 크기와 결함밀도에 가장 크게 영향을 받는 것으로 알려져 있다. 이들 특성은 액티브층으로 사용되는 폴리실리콘의 결정립 크기와 결함밀도에 가장 크게 영향을 받는 것으로 알려져 있다. 따라서 액티브층으로서는 되도록 결정립이 크고 적자 결함이 적은 폴로실리콘을 제조하는 것이 고성능 폴리실리콘 TFT 제작의 기본폭표라 할 수 있다. 그러나 실제 폴리실리콘 액티브층 제조에 있어서, 고상결정화 방법은 전술된 바와 같이 비정질실리콘을 완전히 결정화시키는데 수십시간 이상이 소용되는데다가 결정립 내에 존재하는 많은 격자결함으로 인하여 충분히 큰 이동도를 얻기가 힘들고, 또한 레이저 어닐링 방법은 결정화 시간이 짧으면서도 결정내 격자결함이 적이 큰 이동도를 얻을 수 있다는 장점을 가지나 생산성이나 대면적화의 확장성 등에 문제가 제기되고 있어, 현재는 생산성이나 대면적화를 고려한 레이저 개발이 이루어지고 있다. 이에 본 발명은 상기와 같은 경향에 맞추어 실리콘보다 결정화 온도가 낮고 결정화 속도가 빠른 Si-xGex을 비정질실리콘 결정화 기구를 제어하기 위한 시료층(seed layer)으로 이용하므로써 결정화 시간을 단축시킴과 동시에 결정립이 크고 격자결함이 적은 폴리실리콘 액티브층을 제조할 수 있게 되고 나아가서는 TFT 소자에 적용할시에 그 특성을 향상시킬 수 있도록 구성된 저온 다결정 실리콘 박막 구조 및 글 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 저온 다결정질 실리콘 박막의 제1제조방법은 다결정질 실리콘 박막 제조에 있어서, 소정 기판 상에 실리콘층과 비정질 상태의 Si-Ge 합금층을 순차적으로 겹쳐쌓아 비정질 상태로 증착하고 이후 열처히나 레이저 어닐링 혹은 금속 열처리 등을 행하여 양질의 다결정질 박막을 얻는 것을 특징으로 한다. 본 발명에 의한 저온 다결정질 실리콘 박막의 제2제조방법은 다결정질 실리콘 박막제조에 있어서, 소정 기판 상에 비정질 상태의 Si-Ge 합금층을 먼저 증착하고, 이후 실리콘층으로 증착한 뒤 열처리하여 양질의 다결정질 박막을 얻는 것을 특징으로 한다.
계속해서 본 발명에 의한 다결정질 실리콘 박막을 TFT소자에 적용한 저온 다결정질실리콘 박막을 이용한 TFT 소자의 제조방법은 유리기판 위에 비정질 상태의 Si-Ge 합금층과 실리콘막을 순차적으로 증착하고 열처리, 레이저 어닐링, 급속 열처리 등의 방법을 사용하여 결정화하는 공정과, 1차 게이트 절연막 및 게이트 전극용 물질을 증착하고 패터닝하여 게이트 패턴을 형성하는 공정과,
그후 상기 패턴이 형성된 기판 상에 2차 절연막을 증착하고 실리콘 패턴 양측 에지부의 실리콘 표면이 드러나도록 상기 2차 절연막을 제거하여 콘택창을 형성하는 공정과,
상기 패턴상에 이온 주입법이나 이온 shower 등의 방법으로 상기 콘택창에 소오스/드레인 전극을 형성하는 공정으로 이루어지는 것을 특징으로 한다.
본 발명에 의한 다결정질 실리콘 박막을 이용한 TFT소자는 유리기판과 ; 상기 기판 상에 소정폭을 가지고 순차적으로 형성하되 양측에 도핑부가 형성된 Si-Ge 합금층 및 실리콘막과 ; 상기 실리콘막상에 형성된 1차 게이트 절연막과 ; 상기 게이트 절연막 상에 형성된 게이트 전극과 ; 상기 패턴이 형성된 기판상의 상기 실리콘 패턴 양측 에지부의 실리콘 표면이 드러나도록 콘택창이 형성된 2차 게이트 절연막과 ; 상기 콘택창에 형성된 소오스/드레인 전극을 구비하여 이루어진느 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 먼저 본 발명의 이해를 돕기 위하여 a-Sil-xGex의 특성에 대하여 알아본다. 제1도는 실리콘-게르마늄 시스템의 이성분 위상을 그래프로 나타낸 것이다. Si와 Ge은 모두 다이아몬드 큐빅(diamond cubic)으로 결정구조가 동일하고, 같은 4족 원소이기 때문에 모든 조성 범위에서 결정구조가 바뀌지 않고 서로 고용될 수 있는 전용 고용체를 형성하며, Ge 함량이 증가할수록 융점이 현저히 낮아진다. 이와 같이 Ge 함량이 증가하면서 용점이 낮아진다는 것은 결정화가 보다 낮은 온도에서부터 일어날 수 있음을 뜻한다. a-Sil-xGex는 제1도에서 보는 바와 같이 게르마늄 함량이 증가하면서 결정화 온도도 현저히 감소함을 알 수 있다. 즉, 게르마늄 함량이 많은 것일수록 낮은 온도에서 결정화가 일어날 수 있으며 동일한 온도에서 비교한다면 게르마늄 함량이 많을수록 결정핵생성 및 성장속도가 빠르고 결정핵이 생성되기 시작하는 시간이나 완전히 결정화되는데 걸리는 시간도 현저히 짧아진다.
제2a도 및 제2b도는 열산화막 위에 MBE(molecular beam epitaxy)로 증착한 순수 실리콘과 Si0.5Ge0.5를 각각 500oC, 550oC, 600o에서 어닐링한 후의 XRD(X-ray diffraction) 패턴을 결정화 시간에 따라 나타낸 것이다. 상기 도면에서는 게르마늄 함량이 증가하여 결정화 온도가 현저하 낮아지고 결정화 시작 및 완료시간도 상당히 짧아졌음을 알 수 있다. 따라서a-Sil-xGex를 액티브층이나 비정질실리콘의 결정화 기구를 제어하는 시료 층으로 사용할 때 보다 빠른 시간에 결정화를 완료할 수 있게 된다. 여기서 상기 a-Sil-xGex층(10)은 순수 실리콘보더 결정화 속도가 빠르기 때문에 제3a도에 도시된 바와 같이 먼저, a-Sil-xGex(10)을 먼저 증착하고 이어서 실리콘층(a-Si)(20)을 증착한 후 열처리를 진행시킨다. 이때 열처리를 실시하게 되면 a-Sil-xGex(10)는 실리콘보다 빨리 결정화가 일어나므로 상기 층(10)이 먼저 결정화가 일어나 제3b도 내지 제3d도와 같은 형상을 갖게 된다. 이것을 시료(seed)로 하여 실리콘층이 결정화가 되며, 실리콘 단독으로 결정화를 할 때 보다도 쉽게 결정화를 진행시킬 수 있다. 이 때 상기 열처리 온도는 상기 다결정질 실리콘 박막의 결정화 목적 및 Ge의 함량에 따라 시간 및 열처리 분위기를 조절할 수 있다. 본 발명에서는 500oC에서 5시간 동안 실시한다. 또한 a-Sil-xGex은 실리콘에 비하여 밴트갭이 작고 광흡수율이 커서 빛을 쪼였을 때 실리콘 보다도 더 많은 에너지를 흡수할 수 있다. 따라서 실리콘층 대신에 a-Sil-xGex를 반도체층으로 이용하게 되면 레이저 어닐링이나 RTA 빛흡수율이 커서 경정화를 효율적으로 진행시킬 수 있다. 그리고 결정화 온도가 실리콘 보다도 낮아 실리콘보다 빨리 결정화가 일어나므로 Si-Ge 합금층을 시료층으로 사용하면서 레이저나 RAT를 적용하게 되면 Si-Ge 합금의 높은 광흡수율을 활용할 수가 있다. 한편, 이와는 반대로 제4도에 재시된 바와 같이 실리콘(Si)(20')을 먼저 증착한 뒤 a-Sil-xGex(10')을 얇게 증착하고 열처리를 진행할 수도 있다. 이것은 TFT를 구성할 때 게이트 전극이 액티브 채널층 위에 존재하는 탑 게이트(top gate) 구조를 채용하므로, 채널이 형성되는 부분을 결정화가 쉽게 되는 a-Sil-xGex을 사용하고 나머지 부분은 실리콘을 사용하여 채널로 흐르는 온 전류는 향상시키면서 오프 전류는 최소화가 되도록 하기 위함이다. TFT의 이동도는 채널이 형성되는 부분에 주로 영향을 받는 반면, 누설전류는 액티브층 전채의 재료 특성에 영향을 받기 때문에 a-Sil-xGex의 이동도 특성은 우수하지만 누설전류가 클 경우 채널이 형성되는 영역만 a-Sil-xGex을 사용하고 나머지 부분은 실리콘을 사용할 수 있다. 또한 레이저나 RAT를 사용할 경우 빛이 표면에서 대부분 흡수되므로 빛흡수율이 높은 Si-Ge 합금을 위에 둠으로써 빛흡수 효율을 증가시킬 수 있다. 상기와 같은 방법을 사용할 경우, 결정화 완료후 비정실실리콘의 결정립 크기나 결함밀도는 각각 a-Sil-xGex시료층의 핵생성 및 결정성장 속도와 초기에 a-Sil-xGex이 핵 생성되어 성장할 때 얼마나 많은 결함을 함유하느냐의 여부에 따라 결정된다. 따라서 a-Sil-xGex증착조건과 어닐링 조건 등을 잘 제어하면 기존의 폴리실리코보다 결정립이 훨씬 크고 결함밀도가 작은 재료를 제조할 수 있다.
상기 구조를 형성할 때 주의하여야 할 점은 비정실실리콘과 a-Sil-xGex의 계면에 자연 산화막(native oxide)이 존재하지 않도록 해야 한다는 점이다. 만일 계면에 자연 산화막이 존재하게 되면 a-Sil-xGex층이 먼저 결정화되어 a/Sil-xGex계면까지 성장하였다 하더라도 자연 산화막이 이를 완전히 차단하고 있으므로 그 위에서 성장하는 실리콘은 Sil-xGex를 시료로 삼지 못하고 SiO2위에서 결정화되는 것과 동일한 결과를 가져오기 때문이다. 이경우에 a-Sil-xGex가 위로 올라가는 제4도와 같은 방법은 실리콘(20')과 a-Sil-xGex(10')을 인 시츄(in situ)로 연속 증착하여 계면에 산화물이 없도록 한 다음 자유로이 열처리 할 수 있다는 장점을 가진다. 상기 a-Sil-xGex는 여러가지 방법으로 증착이 가능하며, 증발(evaporation)이나 화학기상증착(CVD) 또는 MBE 방법등 통상의 방법으로 기판 온도를 제어하여 만들 수 있다. 그리고 비정질실리콘의 증착, 또한 통상의 방법으로 기판 온도의 제어에 의하여 증착가능하며 이 때 기판의 온도는 사용 개스의 종류에 따라서 달라지게 된다.
제7도 및 제8도는 순순한 실리콘 만을 증착한 종래 기술에 의거한 실험결과의 제3도 및 제4도에 도시된 본 발명의 실시예에 의거한 실험결과를 비교 도시해 놓은 것이다.
제7도는 실리콘만 증착하고 결정화 온도와 시간에 따라 X선 회절 실험을 한 것으로 결정화가 진행되면 상기 도면에서 보는 바와 같은 피크(peak)점이 나타나게 된다. 즉, 실리콘만 있는 경우 피크점이 550oC나 500oC 에서는 관찰되지 않고 600oC 에서 관찰됨을 알수 있다.
반면 제8도는 Si-Ge 합금을 먼저 증착하고 이어서 실리콘층을 증착한 후 결정화 온도와 시간에 따라서 결정화 정도를 X-선 회절로 관찰한 것으로, 상기 도면에서 보는 바와 같이 550oC나 500oC에서도 결정이 됨을 관찰할 수 있고 600oC에서는 1시간이라는 짧은 시간에 결정화가 진행된 모습을 볼 수 있다.
최근 T.J.King과 K.C Saraswat는 a-SiGe를 고상결정화 방법으로 결정화하여 TFT를 제조한 바있는데 상기 TFT의 전계효과 이동도는 2~30cm2/Vs로 보고되고 있다(IEEE. Elec. Dev. Lett. Vol. 12, No. 11, 584(1991). 1990 IDEM Technical Di
gest 253) 상기 다결정질 실리콘 박막을 TFT소자 제조에 적용한 예는 제5도 및 제6도에 도시한 바와 같다. 제5도는 제3도에서 제시된 다결정용 실리콘 박막을 적용한 경우이고, 제6도는 제4도에서 제시된 다결정질 실리콘 박막을 적용한 경우이다. 제5도에 제시된 박막트랜지스터는 상기 도면에서 알수 있듯이 유리기판(1) 위에 a-Sil-xGex(10)와 비정질실리콘막(20)을 순차적으로 증착하고 열처리하여 결정화한다. 이어시 1차 게이트 절연막(40) 및 게이트 전극용 물질을 증착하고 패터닝하여 게이트 패턴(50)을 형성한다. 그후 상기 패턴이 형성된 기판 상에 2차 절연막(60)을 증착하고 실리콘 패턴 양측 에지부의 실리콘 표면이 드러나도록 상기 2차 절연막을 제거하여 콘택창을 형성한다. 계속해서 상기 패턴 상에 소오스/드레인 전극 형성을 이온 주입법이나 이온 shower 등의 방법으로 진행하여 상기 콘택창에 소오스/드레인 전극 (70), (70')을 형성한다. 이에 상기 소오스/드레인 전극 형성 공정은 상기 도면에서 제시된 바와 같이 게이트 배선이외의 게이트 절연막을 제거하고 진행할 수도 있고 게이트 절연막을 남겨두고 이온주입할 수도 있다.
제6도에 제시된 박막트랜지스터는 상기 도면에서 알 수 있듯이 제5도에서 제시된 공정과 동일하게 진행하되 실리콘(20)과 a-Sil-xGex(10)의 증착순서를 바꾸어 다결정질 실리콘을 형성한 것이다. 상기한 바와 같이 본 발명에 의하면, a-Sil-xGex의 저온 결정 성장성을 실리콘층의 결정성장에 이용하므로써 실리콘의 결정 성장성을 형상시킬 수 있을 뿐아니라 이를 TFT소자 제조에 이용할시에 소자 특성을 향상시킬 수 있게 된다.

Claims (11)

  1. 다결정질 실리콘 박막 제조에 있어서, 소정 기관 상에 실리콘층과 비정질 상태의 Si-Ge 합금층을 순차적으로 겹쳐쌓아 비정질 상태로 증착하고 이후 열처리하여 다결정질 박막을 얻는 것을 특징으로 하는 저온 다결정질 실리콘 박막 제조방법.
  2. 다결정질 실리콘 박막 제조에 있어서,소정 기판 상에 비정질 상태의 Si-Ge 합금층을 먼저 증착하고 이후 실리콘층을 증착한뒤 열처리하여 다결정질 박막을 얻는 것을 특징으로 하는 저온 다결정질 실리콘 박막 제조방법.
  3. 제2항에 있어서, 상기 실리콘이나 비정질 Si-Ge 합금은 증발, MBE( molec
    ular beam epitaxy) 및 CVD 방법중 선택된 어느하나로 증차되는 것을 특징으로 하는 저온 다결정질 실리콘 박막 제조방법.
  4. 제2항에 있어서, 상기 열처리 온도는 상기 다결정질 실리콘 박막의 결정화 목적 및 Ge의 함량에 따라 시간 및 열처리 분위기를 조절할 수 있는 것을 특징으로 하는 다결정질 실리콘 박막 제조방법.
  5. 제4항에 있어서, 상기 열처리는 500oC에서 5시간 동안 실시되는 것을 특징으로 하는 다결정질 실리콘 박막 제조방법.
  6. 유리기판 위에 비정질 상태의 Si-Ge 합금층과 실리콘막을 순차적으로 증착하고 열처리하여 결정화하는 공정과, 1차 게이트 절연막 및 게이트 전극용 물질을 증착하고 패터닝하여 게이트 패턴을 형성하는 공정과, 그후 상기 패턴이 형성된 기판 상에 2차 절연막을 증착하고 실리콘 패턴 양측 에지부의 실리콘 표면이 드러나도록 상기 2차 절연막을 제거하여 콘택창을 형성하는 공정과, 상기 패턴상에 이온 주입버이나 이온 sho
    wer 등의 방법으로 상기 콘택창에 소오스/드레인 전극을 형성하는 공정으로 이루어져 TFT 소자를 형성하는 것을 특징으로 하는 저온 다결정질 박막 트랜지스터의 제조방법.
  7. 제6항에 있어서, 상기 소오스/드레인 전극 형성 공정은 게이트 배선 이외의 게이트 절연막을 제거한 뒤 이온 주입할 수도 있고 게이트 절연막을 남겨두고 이온 주입할 수도 있음을 특징으로 하는 저온 다결정질 박막 트랜지스터의 제조방법.
  8. 제6항에 있어서, TFT소자에 형성된 상기 다결정질 박막은 유리기판 위에 실리콘막과 비정질 상태의 Si-Ge 합금층을 순차적으로 증착한 뒤 열처리하여 결정화하는 것을 특징으로 하는 저온 다결정질 박막 트랜지스터의 제조방법.
  9. 유리기판과 상기 기판 상에 소정폭을 가지고 순차적으로 형성하되 양측에 도핑부가 형성된 Si-Ge 합금층 및 실리콘막과 ; 상기 실리콘막 상에 형성된 1차 게이트 절여막과 ; 상기 게이트 절연막 상에 형성된 게이트 전극과 상기 패턴이 형성된 기판상의 상기 실리콘 패턴 양측 지부의 실리콘 표면이 드러나도록 콘택창이 형성된 2차 게이트 절연막과 ; 상기 콘택창에 형성된 소오스/드레인 전극을 구비하여 TFT소자를 형성한 것을 특징으로 하는 저온 다결정질 박막 트랜지스터.
  10. 제9항에 있어서, TFT소자에 형성된 상기 다결정질 박막은 유리기판 위에 상기 실리콘과 Si-Ge 합금층이 순차적으로 패터닝 되어 있는 것을 특징으로 하는 저온 다경질 박막 트랜지스터.
  11. 제2항에 있어서, 상기 열처리는 레이저 어닐링, 급소 열처히 방법중 선택된 어느 하나를 사용하는 것을 특징으로 하는 실리콘 박막 제조방법.
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